摘要：基于FIR數(shù)字濾波器的原理和層次化、模塊化設(shè)計(jì)思想，結(jié)合Altera公司的CycloneII系列FPGA芯片，提出了FIR數(shù)字濾波器的實(shí)現(xiàn)硬件方案，給出了采用Matlab、QuartusⅡ設(shè)計(jì)及實(shí)現(xiàn)32階低通FIR濾波器的方法步驟，仿真及實(shí)際測(cè)試結(jié)果驗(yàn)證了設(shè)計(jì)方案的正確性，與傳統(tǒng)的數(shù)字濾波器相比，本文設(shè)計(jì)的FIR數(shù)字濾波器具有更好的實(shí)時(shí)性、靈活性和實(shí)用性。
關(guān)鍵詞：FIR數(shù)字濾波器；FPGA；Verilog HDL；Matlab

1 引 言
FIR數(shù)字濾波器以其良好的線性特性被廣泛應(yīng)用于現(xiàn)代電子通信系統(tǒng)中，是數(shù)字信號(hào)處理的重要內(nèi)容之一。在實(shí)際信號(hào)處理中，往往要求系統(tǒng)兼具實(shí)時(shí)性和靈活性，而已有的一些軟件或硬件實(shí)現(xiàn)方案(如DSP)則難以同時(shí)達(dá)到這兩方面的要求。使用具有并行處理特性的FPGA來(lái)實(shí)現(xiàn)FIR濾波器，既有很強(qiáng)的實(shí)時(shí)性，又兼顧了靈活性，為數(shù)字信號(hào)處理提供了一種很好的解決方案。FIR濾波器系數(shù)計(jì)算較為繁瑣，在設(shè)計(jì)時(shí)借助Matlab工具箱，選擇合適的窗函數(shù)，可以方便地計(jì)算濾波器系數(shù)，并分析其幅頻、相頻特性。
本文在用FPGA設(shè)計(jì)FIR濾波器時(shí)，采用了層次化、模塊化的設(shè)計(jì)思想，將整個(gè)濾波器劃分為若干功能模塊，運(yùn)用Verilog HDL語(yǔ)言和原理圖兩種設(shè)計(jì)輸入方式，各個(gè)模塊先獨(dú)立設(shè)計(jì)，驗(yàn)證無(wú)誤后再互聯(lián)綜合，完成了FIR數(shù)字濾波器的系統(tǒng)設(shè)計(jì)及仿真測(cè)試。

2 FIR濾波器基本原理及結(jié)構(gòu)
FIR數(shù)字濾波器的沖擊響應(yīng)h(n)為實(shí)序列時(shí)，頻率響應(yīng)：

若要求線性相位，則需：

因而h(n)如果滿足對(duì)稱(chēng)或反對(duì)稱(chēng)的條件，就具有線性相位特性，即：

數(shù)字濾波器結(jié)構(gòu)有很多種，偶對(duì)稱(chēng)FIR濾波器的直接型結(jié)構(gòu)如圖1所示。

其中x(n)，y(n)分別為輸入輸出時(shí)間序列。容易得到32階偶對(duì)稱(chēng)FIR濾波器的輸入輸出關(guān)系，如式(4)所示：

根據(jù)以上分析，可以把對(duì)稱(chēng)結(jié)構(gòu)的FIR數(shù)字濾波器分成“移位相加單元、乘法器、輸出相加及截位輸出”四塊，如圖2所示。

對(duì)于長(zhǎng)度為2M的濾波器，其運(yùn)算次數(shù)只有M量級(jí)，減少了乘法次數(shù)，也提高了運(yùn)算速度。在用FPGA實(shí)現(xiàn)時(shí)可以節(jié)約不少資源。

3 用Matlab設(shè)計(jì)FIR數(shù)宇濾波器
具有對(duì)稱(chēng)結(jié)構(gòu)的直接型FIR濾波器結(jié)構(gòu)如圖1所示，用加窗的設(shè)計(jì)方法，經(jīng)比較后窗函數(shù)選用海明窗。根據(jù)實(shí)際指標(biāo)要求在Matlab的“Filter Design”工具里設(shè)置各參數(shù)，然后算得系數(shù)h(n)，如圖3所示，得到的系數(shù)是用十進(jìn)制表示的，需要將其轉(zhuǎn)換成系統(tǒng)要求精度(如18位)的定點(diǎn)二進(jìn)制小數(shù)。把所有系數(shù)乘以218后再四舍五入即可，最終數(shù)據(jù)如表1所示。

4 濾波器的FPGA實(shí)現(xiàn)及仿真測(cè)試
按照?qǐng)Dl、圖2和濾波器系數(shù)表1，用Verilog HDL分別實(shí)現(xiàn)濾波器的各個(gè)模塊，仿真無(wú)誤后生成單元模塊圖，然后在QuartusⅡ里調(diào)用該模塊，互聯(lián)后綜合得到系統(tǒng)電路圖，各功能模塊的設(shè)計(jì)方法如下。
4．1 移位及首尾相加單元
把輸入數(shù)據(jù)存儲(chǔ)到移位寄存器，利用FIR濾波器的對(duì)稱(chēng)性，把移位后的數(shù)據(jù)首尾相加即可。加法器輸出端要加個(gè)寄存器模塊，以去除毛刺。另外為防止相加后數(shù)據(jù)溢出，要把數(shù)據(jù)位數(shù)擴(kuò)寬到14+1位。其中D_in[13．．O]是二進(jìn)制補(bǔ)碼輸入，D out XX[14．．O]是移位相加后數(shù)據(jù)輸出。Vexrilog HDL程序關(guān)鍵語(yǔ)句為：

移位相加單元模塊圖如圖4所示。