1 引言

隨著計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)據(jù)傳輸帶寬的日益增長(zhǎng)，總線技術(shù)也在迅速的發(fā)展。高速信號(hào)傳輸，海量數(shù)據(jù)采集與記錄，實(shí)時(shí)視頻圖像處理以及其他數(shù)據(jù)處理的數(shù)據(jù)吞吐量現(xiàn)以kMb／s為量級(jí)。

未來計(jì)算機(jī)系統(tǒng)對(duì)帶寬和擴(kuò)展性的要求已經(jīng)超越了第二代總線技術(shù)。第三代高性能I／O總線技術(shù)――PCI Express(PCIE)總線解決了以往總線的不足，它的發(fā)展將取代第二代總線成為新的數(shù)據(jù)總線，其提供了更加完善的性能、更多的功能、更強(qiáng)的可擴(kuò)展性和更低的成本。

本文研究PCI Express總線技術(shù)的發(fā)展與構(gòu)架，介紹采用Xilinx公司的FPGA與NXP公司的PHY器件實(shí)現(xiàn)一種經(jīng)濟(jì)簡(jiǎn)單的數(shù)據(jù)采集設(shè)備。在電路設(shè)計(jì)中，分析了總線信號(hào)高速布線的要求。

最后詳細(xì)介紹數(shù)據(jù)采集設(shè)備的數(shù)據(jù)通道部分在Xilinx Pipe Core中的實(shí)現(xiàn)，并通過WinDriver軟件開發(fā)簡(jiǎn)單的驅(qū)動(dòng)程序。

2 PCIE總線發(fā)展和構(gòu)架介紹

2.1 PCIE總線的發(fā)展

PCI Express是用來互連諸如計(jì)算機(jī)和通信平臺(tái)應(yīng)用中外圍設(shè)備的第三代I／O總線技術(shù)，第一代總線包括ISA，EISA，VESA和微通道(Micro Channel)總線，而第二代總線則包括了PCI，PCI-X和AGP。PCIExpress是一種能夠應(yīng)用于一點(diǎn)設(shè)備、臺(tái)式電腦、工作站、服務(wù)器、嵌入式計(jì)算機(jī)和通信平臺(tái)等所有周邊I／O設(shè)備互連的總線。

PCIE最初由InteI發(fā)展，并于1992年在市場(chǎng)發(fā)布。PCIE的體系結(jié)構(gòu)繼承了第二代總線體系結(jié)構(gòu)最有用的特點(diǎn)，并且采用計(jì)算機(jī)體系結(jié)構(gòu)中新的開發(fā)成果。它保留了原先的通訊模型和下載配置機(jī)制，但拋棄了共享總線的方式，采用點(diǎn)到點(diǎn)的總線連接方式。由于它提供了更高的性能特點(diǎn)和越來越大的帶寬，從而解決了PCI，PCI-X和AGP的許多缺點(diǎn)，是以后PC發(fā)展必然采用的接口總線，其必將取代PCI，PCI-X以及圖形加速器(AGP)。

2.2 PCIE總線的構(gòu)架

PCI Express保持了與PCI尋址模式(加載-存儲(chǔ)體系結(jié)構(gòu)具有單層地址空間)的兼容性，從而保證了對(duì)現(xiàn)有應(yīng)用程序和驅(qū)動(dòng)的兼容性。同時(shí)，PCI Express的配置機(jī)制是與PCI一致的即插即用標(biāo)準(zhǔn)。

軟件層發(fā)出讀寫請(qǐng)求，使用基于數(shù)據(jù)包、分段傳輸?shù)膮f(xié)議通過物理層傳輸至I／O設(shè)備。鏈路層向這些數(shù)據(jù)包添加序列號(hào)和循環(huán)冗余校驗(yàn)(CRC)以建立一個(gè)高度可靠的數(shù)據(jù)傳輸機(jī)制?；镜奈锢韺影▊鬏攲?duì)和接收對(duì)兩個(gè)單工通道，統(tǒng)稱為一個(gè)信道。1個(gè)lane的信道可以保證每個(gè)方向約250 MB／s標(biāo)準(zhǔn)帶寬，這其中大約200 MB／s用來傳輸數(shù)據(jù)，其余被文件的協(xié)議部分占用。這一速率為一般PCI設(shè)備的2～4倍，同時(shí)PCIExpress總線點(diǎn)到點(diǎn)的總線連接結(jié)構(gòu)可以讓每個(gè)PCIExpress設(shè)備都具有這個(gè)帶寬。

3 基于FPGA與PHY器件的采集設(shè)備實(shí)現(xiàn)

3.1 采集通道器件和FPGA的選型及設(shè)計(jì)

采集設(shè)備包含2個(gè)采集通道，采用模／數(shù)轉(zhuǎn)換芯片ADS5102設(shè)計(jì)。ADS5102是德州儀器的一款10 b-65MSPS采樣率并帶內(nèi)部電壓參考的模／數(shù)轉(zhuǎn)換器，采用1.8 V模擬供電。與同一類型的ADS5103相比，它的采樣率更高，而且采用差分信號(hào)輸入，有效地提高了輸入信號(hào)的共模抑制比。

FPGA選用Xilinx公司Spartan-3系列XC3S1000。其采用90 nm材料生產(chǎn)，容量高、成本低，具有業(yè)界一流的區(qū)塊和分布，具有多達(dá)784個(gè)I／O，MicroBlaze 32位RISC軟處理器和支持乘法累加器(MAC)功能的嵌入XtremeDSP功能。

Xilinx Spartan-3 PCI Express設(shè)計(jì)包括一個(gè)PCIExpress Pipe Endpoint LogiCore。Xilinx低成本Spartan-3系列提供PCI Express協(xié)議層核。PCIE PipeEndpoint LogiCORE整合了分立的PCIE PHY，提供了全面的、完全符合PCI Express基礎(chǔ)規(guī)范(PCI Express Base Specification)v1.1的PCIE端點(diǎn)解決方案。

3.2 外部PHY器件PX1011A

NXP公司的PX1011A符合PCI Express規(guī)范v1.0a和v1.1，是一款與低成本FPGA一起使用而優(yōu)化的單通道2.5 Gb／s的PCI Express PHY器件。

數(shù)據(jù)由接收器的差分輸入接口進(jìn)入PXl011A，在被傳送到解串化電路之前，這些數(shù)據(jù)將小振幅的差分信號(hào)變?yōu)檐墝?duì)軌的數(shù)字信號(hào)。一個(gè)載波檢測(cè)電路將檢測(cè)線路上是否有數(shù)據(jù)并將這些信息傳送到串行器／解串器SERDES和物理編碼子層PCS。SERDES將這些數(shù)據(jù)串并轉(zhuǎn)化為10位并行數(shù)據(jù)。然后PCS采用8位／10位解碼器來恢復(fù)成8位數(shù)據(jù)格式。

在發(fā)送過程中，來自Pipe接口的8位數(shù)據(jù)通過一個(gè)8位／10位編碼算法進(jìn)行編碼。8位／10位編碼確保串行數(shù)據(jù)被直流平衡以避免交流耦合系統(tǒng)中的基帶漂移，它同時(shí)確保足夠的數(shù)據(jù)轉(zhuǎn)換以避免接收端的時(shí)鐘恢復(fù)。

PX1011A的MAC接口采用獨(dú)立的時(shí)鐘，由片內(nèi)100 MHz的基準(zhǔn)時(shí)鐘鎖相環(huán)產(chǎn)生。鎖相環(huán)有一個(gè)相對(duì)較高的帶寬來實(shí)現(xiàn)可選的擴(kuò)頻并較少EMI。8 b數(shù)據(jù)接口在250 MFIz上運(yùn)行并進(jìn)行SSTL2信號(hào)發(fā)送，這種模式與流行的FPGA I／O接口兼容。

3.3 硬件電路設(shè)計(jì)

采集部分硬件電路包含2個(gè)通道的ADC和觸發(fā)電路，每通道ADC轉(zhuǎn)換后的數(shù)據(jù)CH1[9：0]和CH2[9：0]傳輸?shù)紽PGA端口。PCIE接口電路包括3個(gè)部分：第1部分是PX1011A與FPGA的連接信號(hào)線，包括8位的收發(fā)信號(hào)TXD[7：0]和RXD[7：0]；控制信號(hào)RX_DATAK，RX_VALID，RX_CLK，RX_EIDLE，RX_POLAR，RX_PHY_STAT，TX_DATAK，TX_CLK，TX_EIDLE，TX_COMP，TX_DET_LOOP，TX PWRDN0，TX_PWRDN1，狀態(tài)信號(hào)STAT0，STAT1，STAT2和復(fù)位信號(hào)RESET。第2部分是PX1011A與PCIE接口的連接信號(hào)線，包括差分接收信號(hào)，差分發(fā)送信號(hào)，差分時(shí)鐘。第3部分是PCI Express的配置接口，包括PCIE_TMS，PCIE_TCK，PCIE_TDO，PCIE_TDI和PCIE_TRST。如圖1所示。

上一頁 1 2 下一頁