Vivado IPI 為 Aurora 設(shè)計開放 FPGA 共享資源
3X4 信道設(shè)計
本文引用地址:http://cafeforensic.com/article/201601/286363.htm假設(shè)需要 3 個四信道設(shè)計,如果沒有共享邏輯特性,您可能要創(chuàng)建 3 個主機模式的四信道 Aurora 內(nèi)核,然后對生成的設(shè)計進行手動處理,以獲得最佳的時鐘資源利用率。如果您能直接實現(xiàn)同樣的結(jié)果呢?您可按圖 3 所示對一個主機內(nèi)核和兩個從機內(nèi)核進行定制,以實現(xiàn)此目的。
而更大尺寸(16 個或以上)的單信道 Aurora 設(shè)計就更加需要共享邏輯。有時候甚至需要 48 個單信道獨立雙工鏈路。允許的 Aurora單信道鏈路數(shù)量僅受所選器件的可用 GT 資源數(shù)量限制。在這種情況下,如果不有效利用共享邏輯特性,很難實現(xiàn)這類系統(tǒng)設(shè)計。
該設(shè)計覆蓋 12 個 Guad,因此需要 2*12 個差分時鐘資源,從電路板設(shè)計角度看,這實在是項令人生畏的艱巨任務(wù)。您可利用“12 條單信道設(shè)計”案例中所提到的技術(shù)方法,減少整個系統(tǒng)的差分時鐘和 MMCM 需求(參見表 5)。
非對稱信道和其它定制優(yōu)化
在視頻投影機這樣的設(shè)備中,主流數(shù)據(jù)以高吞吐量單方向流動,而吞吐量較低的反向通道則用來傳輸輔助或控制信息。在此類應(yīng)用設(shè)備中,采用全面的雙工鏈路意味著使用更少的帶寬,本質(zhì)上會降低系統(tǒng)設(shè)計的投資回報率。這種問題的理想解決方案是:如圖 4 所示,采用非對稱的鏈路寬度以及最優(yōu)的 GT 資源利用率,其中,具有較高吞吐量的數(shù)據(jù)流方向上的信道數(shù)量要多于具有較低吞吐量的數(shù)據(jù)流方向上的信道數(shù)量。
圖 3–面向 3 個連續(xù) Guad 上四信道 Aurora 設(shè)計的“1 個主機和 2 個從機”配置
由于 Aurora 內(nèi)核中現(xiàn)有的數(shù)據(jù)流模式(單工/雙工),目前只能以相同的 TX 和 RX 信道數(shù)量來配置內(nèi)核。要想使兩個方向的信道數(shù)量不同,您需要為每個方向生成兩個 Aurora 單工內(nèi)核。賽靈思應(yīng)用指南 1227,“采用 Aurora 64B/66B IP 核的非對稱信道設(shè)計” (XAPP1227) 中介紹了在 7 系列 FPGA 上構(gòu)建非對稱信道設(shè)計的方法。
另外一個有用的設(shè)計策略是 BUFG 資源優(yōu)化。通常,為了實現(xiàn)在相同或不同線路速率下工作的多個 Aurora 內(nèi)核,系統(tǒng)設(shè)計人員需要知道器件具體的時鐘要求和限制。要想實現(xiàn)很多條 Aurora 鏈路,就需要為每條鏈路生成時鐘。節(jié)約時鐘資源會提高系統(tǒng)的性價比。如果系統(tǒng)設(shè)計具有多個模塊,而且時鐘資源 (BUFG) 緊張,那么應(yīng)考慮用 BUFR/BUFH 代替 BUFG。建議您使用相同類型的緩沖器驅(qū)動 GT 內(nèi)核的兩個 TX 路徑用戶時鐘。
表 4–3 個四信道設(shè)計的最優(yōu)信道選擇
圖 4–用 Aurora 實現(xiàn)跨鏈路的非對稱數(shù)據(jù)傳輸
7 系列 Aurora 內(nèi)核需要一個額外的動態(tài)重配置端口 (DRP) 時鐘輸入,否則將需要使用一個 BUFG。如果 Aurora 的自由運行時鐘頻率選定在允許的 DRP 時鐘范圍內(nèi),那么 Aurora 輸出的自由運行時鐘可以重復(fù)使用并連接回到 DRP 時鐘。這樣您可節(jié)省所生成設(shè)計中的 BUFG 數(shù)量。
在為多個 Aurora 設(shè)計選擇線路速率時,您應(yīng)記住:
如果線路速率是整數(shù)倍數(shù),便于時鐘推導(dǎo)和在多條鏈路之間共享,這樣您就可共享時鐘資源。如果將共享邏輯特性延伸到諧波線路速率,您就可以通過少量的額外時鐘分頻器為從機 Aurora 內(nèi)核生成所需的輸入頻率。
未來機遇
Aurora 具有很高的靈活性,可用來創(chuàng)建多種系統(tǒng)配置和應(yīng)用。在賽靈思 Vivado IP Integrator 這樣的強大工具幫助下,較高的設(shè)計輸入生產(chǎn)力和系統(tǒng)級資源共享正在加速 All Programmable 應(yīng)用領(lǐng)域的創(chuàng)新。憑借賽靈思 UltraScale 架構(gòu),具備更多 GT 通道的器件可受益于更強的 GT 線路速率支持,因此能夠?qū)崿F(xiàn)更多的設(shè)計可能性和更高的資源利用率。
表 5–在 48 條單信道設(shè)計中使用共享邏輯特性所實現(xiàn)的資源優(yōu)勢
如需評估 Aurora 內(nèi)核,敬請查看IP Catalog、IPI 和 Aurora 產(chǎn)品 Web 頁面:http://china.xilinx.com/products/design_resources/conn_ central/grouping/aurora.htm.
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