摘要 多元陣天線陣列常被用于偵查和定位系統(tǒng)，相位差變化率則是單站無源定位中常用的觀測參數(shù)。文中介紹了一種基于AD公司多片2.5 GSamplc·s-1的高速AD9739型號D/A轉(zhuǎn)換器，采用DDS技術(shù)的多通道信號模擬器。經(jīng)測試，該模擬器能較真實(shí)地模擬出，多元陣天線陣列所接收到的寬帶線性調(diào)頻信號波形的相位差變化信息。

在工程測試中，為了檢驗(yàn)系統(tǒng)的性能及其指標(biāo)，通常需要向系統(tǒng)提供一個(gè)真實(shí)或仿真的信號輻射源，由于通用的信號產(chǎn)生器難以滿足一些特定系統(tǒng)的要求，這就需要設(shè)計(jì)專用的信號模擬器。在某些定位系統(tǒng)的測試中，為了模擬多元天線陣列所接收到的信號，需設(shè)計(jì)一種多通道的信號模擬器。

在現(xiàn)代雷達(dá)技術(shù)中，脈內(nèi)寬帶線性調(diào)頻信號是研究最早，應(yīng)用最廣的信號之一。而產(chǎn)生線性調(diào)頻信號的方法主要有模擬法和數(shù)字法。模擬法一般是通過線性鋸齒電壓控制壓控振蕩器產(chǎn)生線性調(diào)頻信號或利用SAW器件作為展寬網(wǎng)絡(luò)產(chǎn)生調(diào)頻信號。

隨著大規(guī)模集成電路的發(fā)展，DDS被廣泛應(yīng)用于寬帶線性調(diào)頻信號的產(chǎn)生，使用該技術(shù)能產(chǎn)生任意波形，并能精確控制輸出波形的頻率、幅度和相位。目前，DDS法硬件方案主要有兩種：一種是DDS SASIC芯片法，即利用DSP或FPGA給內(nèi)部集成DDS核以及高速D/A轉(zhuǎn)換器的DDS芯片送入控制字，可得到所需的信號;另一種是FPGA與高速D/A轉(zhuǎn)換器結(jié)合，由FPGA完成DDS核的功能，送高速D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號，本系統(tǒng)即采用此種方法。

在單站無源定位技術(shù)中，常用的觀測參數(shù)有方向角、到達(dá)時(shí)間、頻率、頻率變化率、相位差變化率等。本文介紹的以4片D/A為基礎(chǔ)的4通道信號模擬器，主要模擬的是多元天線陣列所接收信號的相位差變化率。

1 原理分析

本文所用D/A為雙輸入端口，每個(gè)端口最高速率為1.25 GSample·s-1，DDR模式，F(xiàn)PGA采用普通I/O口傳輸方式無法直接輸出如此高速率的數(shù)據(jù)，則需通過多通道合成的并串轉(zhuǎn)換技術(shù)來實(shí)現(xiàn)。本方案中FPGA輸出端口工作在雙路端口速率為800 Mbit·s-1，采用8通道數(shù)據(jù)合成1通道的方式為4片D/A芯片提供數(shù)字波形數(shù)據(jù)，故FPGA需產(chǎn)生共32通道數(shù)據(jù)。D/A工作時(shí)鐘為1.667 GSample·s-1。

為合成寬帶線性調(diào)頻信號，假設(shè)其帶寬為B，起始頻率為f0，根據(jù)文獻(xiàn)的推導(dǎo)，對每個(gè)合成D/A芯片所需的波形數(shù)據(jù)8通道數(shù)據(jù)，第j個(gè)通道的初相和第i個(gè)采樣點(diǎn)的數(shù)據(jù)和頻率步進(jìn)碼分別為

其中，f1代表D/A的工作時(shí)鐘頻率;f2代表每個(gè)通道的工作時(shí)鐘頻率;j代表通道號;i是最終信號的第i個(gè)采樣時(shí)刻的數(shù)據(jù)，則

。根據(jù)式(1)和式(2)的計(jì)算結(jié)果，可由FPGA產(chǎn)生4組8個(gè)通道的信號數(shù)據(jù)，通過并串轉(zhuǎn)換輸出給D/A，由此可得到所需信號的基準(zhǔn)信號。

在文中，相位差的特定關(guān)系即空中平臺飛行過程中天線陣列中的天線接收到同一輻射源的相位變化關(guān)系，具體算法如下：本文模擬的天線陣列是四元陣十字天線陣列，天線平面與空中平臺飛行軌跡成30°傾角，由空中平臺的飛行軌跡與目標(biāo)輻射源的坐標(biāo)可得天線平面中心點(diǎn)與目標(biāo)輻射源每一個(gè)時(shí)刻的俯仰角和方位角，進(jìn)而可計(jì)算出目標(biāo)輻射源發(fā)出的信號到達(dá)天線陣列中每個(gè)天線的時(shí)延τk，將時(shí)延τk轉(zhuǎn)換成相位差加入到FPGA產(chǎn)生的基準(zhǔn)信號中，即可得到相位差實(shí)時(shí)變化且4路相位差之間有特定關(guān)系的4個(gè)通道信號。

2 硬件實(shí)現(xiàn)

硬件平臺主要包括Xilinx公司的VIRTEX-5系列FPGA XC5VLX30;4片AD公司的2.5 GPS D/A轉(zhuǎn)換器AD9739;AD公司的時(shí)鐘倍頻芯片ADF43 50;AD公司的時(shí)鐘Buffer芯片ADCLK944;TI公司的時(shí)鐘Buffer芯片CDCLVD1213及穩(wěn)壓電源芯片等，其硬件原理框圖如圖1所示。

XC5VLX30 FPGA是Xilinx公司基于65 nm銅工藝技術(shù)的新一代FPGA，包含32個(gè)DSP 48E Slice，最大400個(gè)用戶可定義I/O以及最大1152個(gè)Block RAM，有6個(gè)時(shí)鐘管理模塊(CMT)，每個(gè)CMT包含有2個(gè)DCM和一個(gè)PLL。

AD9739是AD公司推出的一款高速、高性能的RF數(shù)模轉(zhuǎn)換器，雙通道14 bit LVDS數(shù)據(jù)輸入，內(nèi)部采樣頻率可高達(dá)2.5 GSample·s-1，當(dāng)工作在混合模式(MIX MODE)下，可將奈奎斯特二區(qū)或三區(qū)的輸出信號用作發(fā)射信號，以減少混頻環(huán)節(jié)。

ADF4350時(shí)鐘倍頻芯片內(nèi)部NCO可將輸入時(shí)鐘倍頻到2.2～4.4 GHz，然后經(jīng)分頻得到所需的時(shí)鐘，系統(tǒng)采用1.6 GHz的時(shí)鐘信號。

ADCLK944時(shí)鐘Buffer芯片可輸入任意電平的時(shí)鐘，然后全部轉(zhuǎn)化為LVPECL電平的時(shí)鐘輸出。CDCLVD1213時(shí)鐘Buffer則可輸入LVDS、LVPE CL或CML。

3 信號同步

在多通道信號模擬器的設(shè)計(jì)中，各通道之間的信號同步是重要的一環(huán)，在本系統(tǒng)中就是多片D/A之間的同步。

為實(shí)現(xiàn)這一目的，首先在硬件設(shè)計(jì)方面要做到如下等長：時(shí)鐘Buffer ADCLK944供給4片AD9739時(shí)鐘的線路需做到等長;FPGA與AD9379之間的時(shí)鐘同步引腳DCO與DCI需分別等長;時(shí)鐘Buffer CDCLVD1213供給AD9739的同步時(shí)鐘線路需等長;FPGA與4片AD9739的數(shù)據(jù)輸入線路需全部等長。

其次，在DA配置上，輸出同步信號(SYNC_OUT)的AD9739要配置成主模式(Master Mode)，其余的AD9739均配置成從模式(Slave Mode)。

最后，F(xiàn)PGA進(jìn)行相位補(bǔ)償，如圖1所示，通常情況下FPGA數(shù)據(jù)產(chǎn)生使用的是主片AD9739輸出的DCO時(shí)鐘，若經(jīng)過以上兩步，4片AD9739的輸出仍不同步，F(xiàn)PGA則可替換用其他從片AD9739輸出的DCO時(shí)鐘產(chǎn)生數(shù)據(jù)。若此時(shí)同步仍不理想，就需要在FPGA程序中進(jìn)行人工補(bǔ)償，即人為地在同步不佳的某一路中添加相位延遲，使其能達(dá)到同步效果。

4 測試數(shù)據(jù)

采用時(shí)鐘芯片提供AD9739 1.6 GHz的工作時(shí)鐘，AD9739工作于Normal Mode，利用上述硬件平臺實(shí)現(xiàn)初始頻率100 MHz，帶寬100 MHz，脈寬10 μs，各路信號間有一定相位關(guān)系的4通道線性調(diào)頻信號，其時(shí)域波形如圖2所示，用頻譜儀分析其中一路的頻域波形如圖3所示。本文最終產(chǎn)生的4路信號波形之間的相位差是一個(gè)變化過程，限于篇幅，無法將其變化過程詳細(xì)展現(xiàn)，取其中間某組脈沖信號將4路信號的脈沖起始處展開，如圖4所示。可以直觀地看出，4路信號對齊的效果良好，相位差存在且較為明顯。

5 結(jié)束語

將FPGA與多片高速D/A AD9739結(jié)合，經(jīng)信號同步，通過DDS產(chǎn)生中心頻率在0～800 MHz之間，調(diào)頻帶寬600 MHz以內(nèi)且4路有一定相位關(guān)系的線性調(diào)頻信號，此方案在某空中平臺定位驗(yàn)證系統(tǒng)中作為測試輻射源。經(jīng)驗(yàn)證，此系統(tǒng)能良好地模擬多元天線陣列所接收到的信號，同時(shí)定位系統(tǒng)可根據(jù)模擬器的輸出信號定位出目標(biāo)輻射源的位置參數(shù)。

本文多路信號之間只有相位信息不同，經(jīng)擴(kuò)展后，亦可產(chǎn)生多路之間頻率、幅度、頻率變化率等參數(shù)不同的多路寬帶線性調(diào)頻信號，即在FPGA中使用DDS產(chǎn)生多路信號時(shí)使用不同的初始參數(shù)。受限于D/A的工作頻率，輸出的信號頻率較低。硬件布線未嚴(yán)格等長以及元器件的誤差使4路同步信號的時(shí)間差在ns級以上，對于某些需要精確定位的系統(tǒng)并不適用。如何進(jìn)一步提高多通道之間的同步性，依然是探索研究的重要課題。