DDR3 SDRAM內(nèi)存的總線速率達(dá)到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作電壓，采用90nm制程達(dá)到2Gbits的高密度。這個(gè)架構(gòu)毫無疑問更快、更大，每比特的功耗也更低，但是如何實(shí)現(xiàn)FPGA和DDR3 SDRAM DIMM條的接口設(shè)計(jì)呢?

關(guān)鍵字：均衡(leveling)

如果FPGA I/O結(jié)構(gòu)中沒有包含均衡功能，那么它與DDR3的連接將會(huì)很復(fù)雜，需要有很多外圍器件包括延遲線及相關(guān)控制。

均衡的定義和重要性

為了提高高速電路的信號(hào)完整性，JEDEC通過時(shí)鐘和命令/地址線定義了fly-by端接方案，它通過在時(shí)鐘和數(shù)據(jù)間人為的加入走線擺率(flight-time skew)來降低共同切換噪聲(SSN)。

走線擺率可以達(dá)到0.8tCK，這個(gè)寬度導(dǎo)致無法確定在哪兩個(gè)時(shí)鐘周期獲取數(shù)據(jù)，因此，JEDEC為DDR3定義了校準(zhǔn)功能，它可以使控制器通過調(diào)整每byte的時(shí)序來補(bǔ)償走線擺率。

目前的FPGA在連接雙倍速SDRAM內(nèi)存時(shí)都有很多功能，但是如何與最新的DDR3連接還需要一個(gè)新的調(diào)整方案。

FPGA I/O結(jié)構(gòu)

高性能的Altera Stratix III 系列FPGA的I/O速率最高可以達(dá)到400MHz(800Mbps)。

讀均衡

讀操作時(shí)內(nèi)存控制器必須補(bǔ)償fly-by內(nèi)存拓?fù)渌鸬难訒r(shí)，此時(shí)不僅僅要考慮數(shù)據(jù)通路上的I/O延時(shí)，還需要1T(用來保存一個(gè)完整雙數(shù)據(jù)周期數(shù)據(jù)的寄存器)和負(fù)沿寄存器來對(duì)準(zhǔn)和調(diào)整所有的數(shù)據(jù)。每一個(gè)DQS需要獨(dú)立去調(diào)整resync時(shí)鐘的相移。

最初，每一個(gè)獨(dú)立的DQS看上去相移90°并捕獲到相應(yīng)的DQ數(shù)據(jù);接下來，一個(gè)自由振蕩resync時(shí)鐘將數(shù)據(jù)將數(shù)據(jù)從捕獲區(qū)轉(zhuǎn)移到均衡電路，此時(shí)每一個(gè)DQS組有獨(dú)立的Resynd時(shí)鐘。

然后，DQ數(shù)據(jù)進(jìn)入1T寄存器。此時(shí)1T寄存器就可以對(duì)特定DQS組的DQ數(shù)據(jù)按照需要進(jìn)行延時(shí)處理，對(duì)于給定通道是否進(jìn)行處理可以由PHY IP核中的均衡方案自動(dòng)確定。

最后，所有DQS組進(jìn)入負(fù)沿寄存器。同樣的，由自動(dòng)均衡方案可確定有哪些寄存器參與工作。至此，可以把上下兩個(gè)通道的數(shù)據(jù)同步在同一個(gè)resync時(shí)鐘上，實(shí)現(xiàn)了一個(gè)源同步的接口，F(xiàn)PGA可以得到一個(gè)完全對(duì)齊或均衡的單速率數(shù)據(jù)。

寫均衡

寫均衡和讀過程方向相反，過程類似。DQS組為了統(tǒng)一時(shí)鐘在不同時(shí)刻啟動(dòng)工作，它們必須滿足tDQSS參數(shù)±0.25 tCK?？刂破魍ㄟ^建立反饋回路來調(diào)整DQS-to-CK的關(guān)系，數(shù)據(jù)捕獲點(diǎn)為了最佳建立和保持時(shí)間就在寫周期的中間位置。

FPGA I/O的其它創(chuàng)新點(diǎn)

高端FPGA在I/O特性上還有許多創(chuàng)新點(diǎn)可以用來簡(jiǎn)化和增強(qiáng)內(nèi)存接口設(shè)計(jì)，比如動(dòng)態(tài)片內(nèi)端接(OCT)，可變I/O延時(shí)以及半數(shù)據(jù)率功能。

FPFA 晶圓和封裝的設(shè)計(jì)必須考慮到在高速內(nèi)存接口設(shè)計(jì)時(shí)所需的信號(hào)完整性。另外，F(xiàn)PGA除了具有可編程的驅(qū)動(dòng)能力來匹配不同的標(biāo)準(zhǔn)外，還應(yīng)該能夠提供動(dòng)態(tài)的OCT和可變擺率，以此來管理信號(hào)的上升和下降時(shí)間。

結(jié)論

DDR3在未來即將超越DDR2的使用，高端FPGA提供的低成本、高效能、高密度和良好的信號(hào)完整性方案必須滿足JEDEC讀寫均衡要求。