電子設(shè)計(jì)自動(dòng)化（EDA）的實(shí)現(xiàn)是與CPLD/FPGA技術(shù)的迅速發(fā)展息息相關(guān)的。CPLD/FPGA是80年代中后期出現(xiàn)的，其特點(diǎn)是具有用戶(hù)可編程的特性。利用PLD/FPGA，電子系統(tǒng)設(shè)計(jì)工程師可以在實(shí)驗(yàn)室中設(shè)計(jì)出專(zhuān)用IC，實(shí)現(xiàn)系統(tǒng)的集成，從而大大縮短了產(chǎn)品開(kāi)發(fā)、上市的時(shí)間，降低了開(kāi)發(fā)成本。此外，CPLD/FPGA還具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)特性，使硬件的功能可象軟件一樣通過(guò)編程來(lái)修改，不僅使設(shè)計(jì)修改和產(chǎn)品升級(jí)變得十分方便，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。
電路設(shè)計(jì)工程師設(shè)計(jì)一個(gè)電路首先要確定線路，然后進(jìn)行軟件模擬及優(yōu)化，以確認(rèn)所設(shè)計(jì)電路的功能及性能。然而隨著電路規(guī)模的不斷增大，工作頻率的不斷提高，將會(huì)給電路引入許多分布參數(shù)的影響，而這些影響用軟件模擬的方法較難反映出來(lái)，所以有必要做硬件仿真。FPGA/CPLD就可以實(shí)現(xiàn)硬件仿真以做成模型機(jī)。將軟件模擬后的線路經(jīng)一定處理后下載到FPGA/CPLD，就可容易地得到一個(gè)模型機(jī)，從該模型機(jī)，設(shè)計(jì)者就能直觀地測(cè)試其邏輯功能及性能指標(biāo)。
由西安達(dá)泰公司設(shè)計(jì)的智能電子自動(dòng)化實(shí)驗(yàn)系統(tǒng)Smart EDA Lab V4.0，充分利用PLD 技術(shù)，使電子設(shè)計(jì)實(shí)現(xiàn)自動(dòng)化，使用方便、快捷，適合于電子工程師開(kāi)發(fā)設(shè)計(jì)新產(chǎn)品，大、中、專(zhuān)院校師生進(jìn)行電子電路實(shí)驗(yàn)，ASIC設(shè)計(jì)驗(yàn)證，F(xiàn)PGA/CPLD教學(xué)等。
Smart EDA Lab V4.0 的硬件資源：8個(gè)邏輯指示發(fā)光條，4個(gè)按鍵開(kāi)關(guān)，6個(gè)七段數(shù)碼管，555電路產(chǎn)生約1KHz的方波信號(hào)可作為時(shí)鐘輸入，晶振電路產(chǎn)生8MHz方波信號(hào)可作為高頻時(shí)鐘，PLCC84 PLCC68 PLCC44 CPLD/FPGA仿真PGA插座，DIP40單片機(jī)實(shí)驗(yàn)插座，各種規(guī)格的模擬集成電路插座，PC機(jī)并口（LPT1）、串口（COM1）、ESIA總線插座接口，CPLD/FPGA編程插座，300平方毫米模擬電路及自由實(shí)驗(yàn)區(qū)。
Smart EDA Lab V4.0 的主要特點(diǎn)：①繼承了V3.0的所有特點(diǎn)；②可以進(jìn)行所有數(shù)字電路實(shí)驗(yàn)、數(shù)?；旌头抡?、單片機(jī)實(shí)驗(yàn)、計(jì)算機(jī)接口實(shí)驗(yàn)、ESIA總線板卡實(shí)驗(yàn)；③系統(tǒng)板上提供高、低頻的信號(hào)源和按鍵開(kāi)關(guān)；④利用配套并口邏輯分析儀軟件可以同時(shí)觀察5路邏輯信號(hào)；⑤可以完成ALTERA、XINLINX、LATTICE等各家公司CPLD/FPGA芯片的在線編程。
美國(guó)Altera公司生產(chǎn)的CPLD(復(fù)雜可編程邏輯器件)以其操作靈活、使用方便、開(kāi)發(fā)迅速、投資風(fēng)險(xiǎn)低等特點(diǎn),成為硬件電路優(yōu)化設(shè)計(jì)的首選產(chǎn)品。Altera 的 MAX+PLUSII可編程邏輯開(kāi)發(fā)軟件,提供了一種與工作平臺(tái)、器件結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境,用戶(hù)無(wú)需十分精通CPLD內(nèi)部的復(fù)雜結(jié)構(gòu)（視為黑匣子），只要從集成軟件包的元件庫(kù)中調(diào)入原理圖（元件庫(kù)包含幾乎所有74系列的集成電路，近300個(gè)預(yù)制宏邏輯元件），它使Altera通用PLD系列設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入-文本、圖形和波形等設(shè)計(jì)輸入方法任意組合,建立起有層次的單器件或多器件設(shè)計(jì)，并支持多種標(biāo)準(zhǔn) CAD 設(shè)計(jì)輸入，也可用硬件語(yǔ)言AHDL/VHDL來(lái)描述復(fù)雜的設(shè)計(jì);快速設(shè)計(jì)處理--MAX+PLUSII編譯、設(shè)計(jì)規(guī)則檢查、邏輯綜合與試配多器件劃分,自動(dòng)錯(cuò)誤定位；校驗(yàn)與編程--有定時(shí)仿真、功能仿真、多器件仿真、定時(shí)分析和器件編程(有萬(wàn)用編程器或在線編程二種方式),還支持標(biāo)準(zhǔn)CAE設(shè)計(jì)校驗(yàn);從以上 Altera 集成軟件包(含有300多個(gè)74LS集成電路供調(diào)用)對(duì)芯片的編程、編譯、仿真操作的強(qiáng)大功能看,相信您一定會(huì)采用Altera公司的 CPLD 可編程邏輯器件應(yīng)用到你的設(shè)計(jì)中去,使自己盡快成為一名數(shù)字集成電路設(shè)計(jì)專(zhuān)家。
Altera第二代產(chǎn)品以多陣列矩陣(MAX)結(jié)構(gòu)為基礎(chǔ),高性能CMOS EEPROM 可電擦除 。 MAX 7000系列器件,邏輯密度600-5000個(gè)可用門(mén) ,36-164個(gè)用戶(hù)I/O引腳,組合傳播延時(shí)快至7.5ns,16位計(jì)數(shù)器的頻率為125MHz,可編程節(jié)能方式,每個(gè)宏單元的功率減少可達(dá)50％,有44到208個(gè)引腳;高集成度具有豐富寄存器的現(xiàn)場(chǎng)在線可編程的邏輯器件系列FLEX 8000(靈活邏輯單元矩陣),第三代更先進(jìn)的EPLD MAX 9000(可擦除可編程邏輯器件)系列器件,更高密度達(dá)13萬(wàn)門(mén)的 EPF10K130V PLD。
以EPM7128芯片(84 Pin)為例:其內(nèi)部有2500個(gè)門(mén)可用,128個(gè)宏單元,允許對(duì)外有68個(gè)輸入、輸出引腳。凡Altera公司生產(chǎn)的CPLD可編程邏輯器件名稱(chēng)后帶 S 的芯片,均支持在線現(xiàn)場(chǎng)可編程操作,只要用一根專(zhuān)用電纜接到芯片的特定引腳上,無(wú)需拆下芯片,不需要編程器及芯片適配器,通過(guò)上位機(jī)打印口就可對(duì)芯片編程。這對(duì)教學(xué)、科研樣機(jī)研制、產(chǎn)品維修、產(chǎn)品升級(jí)帶來(lái)極大的方便。美國(guó)Altera公司的MAX 7000系列器件性能穩(wěn)定可靠、價(jià)格較低,對(duì)初次接觸可編程邏輯器件的用戶(hù)來(lái)說(shuō),只要您會(huì)畫(huà)電路圖就可以,這比學(xué)GAL芯片還簡(jiǎn)單易學(xué),一學(xué)就會(huì),馬上就可產(chǎn)生經(jīng)濟(jì)效益(節(jié)省器件、減小產(chǎn)品印制板面積、產(chǎn)品開(kāi)發(fā)周期短、便于產(chǎn)品保密),目前應(yīng)用最多的是與通訊有關(guān)的領(lǐng)域、其余有大型顯示屏、游戲機(jī)大板改成小板、激光打印機(jī)、程控交換機(jī)替代門(mén)電路及原有邏輯器件較多的電子設(shè)備濃縮,工業(yè)控制板卡開(kāi)發(fā),ASIC前期仿真等。