楷登電子(美國Cadence公司)今日宣布，WillSemi采用Cadenceò Virtuosoò 定制集成電路設計平臺，增強了模擬集成電路設計的可靠性，并縮短了產(chǎn)品的總體上市時間。較此前部署的行業(yè)解決方案，WillSemi采用Cadence定制集成電路設計流程不僅將模擬設計和實現(xiàn)時間減半，總設計周期時間也縮短了三分之一。

　　Cadence定制設計流程工具幫助WillSemi集成電路設計團隊實現(xiàn)了如下目標：

　　· 采用Virtuoso電路原理圖編輯器與Virtuoso版圖套件將總周轉時間縮短30-50%：Virtuoso電路原理圖編輯器內(nèi)置種類齊全的的，用于各種仿真的，定義明確的元件庫，可以加快模擬電路的設計時間。同時，其便捷的連線功能在大幅縮短電路原理圖創(chuàng)建時間的同時減少錯誤發(fā)生。采用Virtuoso版圖套件，WillSemi團隊可以用基于電路原理圖約束條件的方法來提高版圖設計的效率，并提升正確率。

　　· 采用Virtuoso模擬設計環(huán)境提高設計穩(wěn)健性：在保證工程師易上手的同時，可以快速檢測電路設計問題，加快調(diào)試進程優(yōu)化設計效率。

　　· 采用Spectre? 電路仿真平臺增加仿真吞吐量，提高生產(chǎn)效率：采用Spectre? 電路仿真平臺，WillSemi可以在整個設計周期保持設計完整性，增加仿真吞吐量，提高生產(chǎn)效率，。

　　“我們先前的設計流程采用不同EDA供應商的多個產(chǎn)品，很難協(xié)調(diào)一致地運行，” WillSemi研發(fā)副總裁紀剛表示?！癈adence Virtuoso定制集成電路設計平臺更加流暢，幫助我們解決集成電路在設計、驗證和實現(xiàn)過程中面臨的嚴峻挑戰(zhàn)，因此得以將產(chǎn)品更快交付市場，這要歸功于Cadence設計流程的易用和高效，以及Cadence工程師們?yōu)槲覀兲峁┑木薮笾С??！?/p>

　　Virtuoso定制集成電路設計平臺提供完整的設計解決方案，可以優(yōu)化生產(chǎn)效率并提高設計質(zhì)量。該平臺支持Cadence系統(tǒng)設計實現(xiàn)戰(zhàn)略(SDE)，幫助系統(tǒng)和半導體公司高效開發(fā)完整、更具差異化的終端產(chǎn)品。