由ME算法推導(dǎo)可知，使用脈動(dòng)電路結(jié)構(gòu)實(shí)現(xiàn)ME算法時(shí)，至多使用2級(jí)迭代電路即可降低R(x)多項(xiàng)式階數(shù)1階。因此，脈動(dòng)電路結(jié)構(gòu)采用32階流水結(jié)構(gòu)電路即可保證迭代算法完成收斂得到最后結(jié)果。電路結(jié)構(gòu)如圖4所示。

2.3錢搜索和Forney算法

錢搜索模塊接收KES模塊的錯(cuò)誤位置多項(xiàng)式信號(hào)δ(x)，利用錢搜索算法逐個(gè)檢查符號(hào)位是否發(fā)生錯(cuò)誤，輸出錯(cuò)誤位置和錯(cuò)誤位置多項(xiàng)式的奇數(shù)項(xiàng)之和，供EE模塊計(jì)算錯(cuò)誤圖案和糾錯(cuò)。

設(shè)錯(cuò)誤位置多項(xiàng)式δ(x)可以表達(dá)為奇數(shù)項(xiàng)和偶數(shù)項(xiàng)之和：

并行錢搜索電路子結(jié)構(gòu)如圖5所示。圖中m表示并行模塊編號(hào)數(shù)，m=1，2，…，8。所有的乘法器均是常數(shù)乘法器，8倍并行結(jié)構(gòu)由圖5所示的8個(gè)同樣的結(jié)構(gòu)組成。

EE(錯(cuò)誤值計(jì)算)模塊根據(jù)CS模塊輸出的δodd(x)以及KES模塊輸出的ω(x)計(jì)算出錯(cuò)誤圖案。

EE模塊需要求解w(ai)，電路結(jié)構(gòu)推導(dǎo)過程和求解δ(ai)的過程一樣，電路結(jié)構(gòu)也基本相同，這里不再累述。

3仿真驗(yàn)證與綜合

上述譯碼器采用自頂向下的設(shè)計(jì)流程劃分模塊，用VerilogHDL完成RTL代碼的編寫，然后在Mentor公司的ModelSimSE6.1b仿真驗(yàn)證工具下編寫測(cè)試代碼進(jìn)行仿真驗(yàn)證。仿真結(jié)果如圖6所示，譯碼器能正確實(shí)現(xiàn)譯碼功能。

因本譯碼器可糾正16個(gè)錯(cuò)誤，超過16個(gè)錯(cuò)誤便不可糾正，在仿真時(shí)譯碼輸入樣本采用了2種：一種樣本不超過16個(gè)錯(cuò)誤，另一種樣本超過16個(gè)錯(cuò)誤。仿真結(jié)果表明，此譯碼器能在不超過16個(gè)錯(cuò)誤的樣本下正常譯碼。

譯碼器在QuartusII8.0上進(jìn)行綜合和優(yōu)化，采用Altera公司Cyclone系列的EP2C15AF256C8芯片為目標(biāo)器件。譯碼器的工作時(shí)鐘頻率可達(dá)85MHz，數(shù)據(jù)吞吐率可達(dá)5440Mb/s，占用邏輯單元數(shù)為13947個(gè)(片內(nèi)共14448，占用率為97%)，RAM占用16698位(片內(nèi)共239616位，占用率為7%)。譯碼器性能對(duì)比如表1所列。

與參考文獻(xiàn)[4]相比，由于本譯碼器采用了并行結(jié)構(gòu)在增加了不到3倍的硬件資源的情況下，吞吐率時(shí)鐘比(吞吐率/時(shí)鐘)提高了8倍，而且縮短了3/4的澤碼延遲。與參考文獻(xiàn)[5]相比，本文所采用的譯碼器增加了不到3倍的硬件資源，提高了8倍的吞吐率時(shí)鐘比。由于參考文獻(xiàn)[5]采用串行譯碼結(jié)構(gòu)，本文所采用的并行流水譯碼結(jié)構(gòu)較串行譯碼結(jié)構(gòu)縮減了19/20的譯碼延遲。