要知道，要把一件事情做好，不管是做哪們技術(shù)還是辦什么手續(xù)，明白這個事情的流程非常關(guān)鍵，它決定了這件事情的順利進(jìn)行與否。同樣，我們學(xué)習(xí)FPGA開發(fā)數(shù)字系統(tǒng)這個技術(shù)，先撇開使用這個技術(shù)的基礎(chǔ)編程語言的具體語法、使用工具和使用技巧不談，咱先來弄清楚FPGA的開發(fā)流程是什么。

FPGA的開發(fā)流程是遵循著ASIC的開發(fā)流程發(fā)展的，發(fā)展到目前為止，F(xiàn)PGA的開發(fā)流程總體按照圖1進(jìn)行，有些步驟可能由于其在當(dāng)前項(xiàng)目中的條件的寬度的允許，可以免去，比如靜態(tài)仿真過程，這樣來達(dá)到項(xiàng)目時間上的優(yōu)勢。但是，大部分的流程步驟還是需要我們循規(guī)蹈矩的去做，因?yàn)檫@些步驟的輸入是上一個步驟的結(jié)果，輸出是下一個步驟的輸入的關(guān)系，這樣的步驟就必不可少了。

有人看到這個流程圖的時候，第一個發(fā)自內(nèi)心的感嘆是“啊，怎么這么麻煩啊，特別是之前從事軟件開發(fā)轉(zhuǎn)過來的。對于他們來講，很少有接觸到一種技術(shù)有如此多的環(huán)節(jié)來實(shí)現(xiàn)。但是這并不能說明FPGA開發(fā)的具體難度，與軟件開發(fā)有輸入、編譯、鏈接、執(zhí)行步驟對應(yīng)的就是設(shè)計(jì)輸入、綜合、布局布線、下載燒寫，F(xiàn)PGA開發(fā)只是為了確保這核心實(shí)現(xiàn)主干路每一個環(huán)節(jié)的成功性加了其他的修飾(約束)和驗(yàn)證而已。下面，我們將以核心主干路為路線，一一介紹每個環(huán)節(jié)的物理含義和實(shí)現(xiàn)目標(biāo)。

5.1設(shè)計(jì)輸入

5.1.1設(shè)計(jì)輸入方式

從圖1 FPGA開發(fā)流程中的主干線上分離出第一步設(shè)計(jì)輸入橫向環(huán)節(jié)，并做了進(jìn)一步的細(xì)節(jié)的處理，如圖2，從圖上看到，設(shè)計(jì)輸入方式有三種形式，有IP核、原理圖、HDL，由此展開設(shè)計(jì)輸入方式的探討。

原理圖輸入

原始的數(shù)字系統(tǒng)電路的設(shè)計(jì)可能大家還不可能想象，是用筆紙一個個邏輯門電路甚至晶體管搭建起來的，這樣的方式我們稱作原理圖的輸入方式。那個時候，硬件工程師們會圍繞的坐在一塊，拿著圖紙來討論電路。幸虧那時候的數(shù)字電路的還不是很復(fù)雜，要是放到今天，稍微大一點(diǎn)的系統(tǒng)，也算得上是浩大工程，稍微有點(diǎn)電路要修改的話，這個時候你要是一個沒耐心或是一個急性子的人可能就就會喪失對這個領(lǐng)域的興趣。話說回來，那個年代出來的老工程師們，電路基礎(chǔ)功夫確實(shí)很扎實(shí)。

事情總是朝著好的方向發(fā)展的，后來出現(xiàn)了大型計(jì)算機(jī)，工程師們開始將最原始的打孔的編程方式運(yùn)用到數(shù)字電路設(shè)計(jì)當(dāng)中，來記錄我們手工繪畫的電路設(shè)計(jì)，后來存儲設(shè)備也開始用上了，從卡片過度到了存儲文本文件了，那個時候網(wǎng)表文件大致是起于那個時候。

需要注意的問題是原理圖和網(wǎng)表文件的關(guān)系，原理圖是我們最開始方便我們設(shè)計(jì)的一個輸入方式，而網(wǎng)表文件是計(jì)算機(jī)傳遞原理圖信息給下一道流程或是給仿真平臺進(jìn)行原理圖描述仿真用的。設(shè)計(jì)輸入方式不一樣，但是對于功能仿真來講，最終進(jìn)度到仿真核心的應(yīng)該是同一個文件，那么這個文件就是網(wǎng)表文件了。

有了計(jì)算機(jī)的輔助，數(shù)字電路設(shè)計(jì)起來可以說進(jìn)步了一大截，但是如果依然全部是基于邏輯門晶體管的話，還是比較繁瑣。于是后來出現(xiàn)了符號庫，庫里包含一些常用的具有通行的器件，比如D觸發(fā)器類的等等，并隨著需求的發(fā)展，這些符號庫不斷的在豐富。與在原理圖里利用這些符號庫構(gòu)建電路對應(yīng)的是，由原理圖得到的這個網(wǎng)表文件的描述方式也相應(yīng)的得到擴(kuò)展，那么這里網(wǎng)表文件里對電路符號的描述就是最開始的原語了。

作為最原始的數(shù)字電路ASIC設(shè)計(jì)輸入的方式，并從ASIC設(shè)計(jì)流程延續(xù)到FPGA的設(shè)計(jì)流程，有著它與生俱來的優(yōu)點(diǎn)，就是直觀性、簡潔性，以致目前依然還在使用。但是需要注意的是，這也是相對的，具體討論見下一小節(jié)。

HDL輸入

HDL全稱是硬件描述語言Hardware Description Language，這種輸入方式要追溯的話得到20世紀(jì)90年代初了。當(dāng)時的數(shù)字電路的規(guī)模已足以讓按照當(dāng)時的輸入方式進(jìn)行門級抽象設(shè)計(jì)顧左顧不了右了，一不小心很容易出錯，而且得進(jìn)行多層次的原理圖切割，最為關(guān)鍵的是如何能做到在更抽象的層次上描述數(shù)字電路。

于是一些EDA開始提供一種文本形式的，非常嚴(yán)謹(jǐn)，不易出錯的HDL輸入方式開始提供了。特別是在1980年的時候，美國軍方發(fā)起來甚高速集成電路(Very-High-Speed Integrated Circuit)計(jì)劃，就是為了在部隊(duì)中裝備中大規(guī)模需求的數(shù)字電路的設(shè)計(jì)開發(fā)效率，那么這個VHSIC硬件描述語言就是我們現(xiàn)在的VHDL語言，它也是最早成為硬件描述語言的標(biāo)準(zhǔn)的。與之相對的是晚些時間民間發(fā)起的Verilog， 后來到1995年的時候，它的第一個版本的IEEE標(biāo)準(zhǔn)才出臺，但是沿用至今。

前面提到HDL語言具有不同層次上的抽象，這些抽象層有開關(guān)級、邏輯門級、RTL級、行為級和系統(tǒng)級，如圖3。其中開關(guān)級、邏輯門級又叫結(jié)構(gòu)級，直接反映的是結(jié)構(gòu)上的特性，大量的使用原語調(diào)用，很類似最開始原理圖轉(zhuǎn)成門級網(wǎng)表。RTL級又可稱為功能級。

HDL語言除了前面提到的兩種外，歷史上也出現(xiàn)了其他的HDL語言，有ABEL、AHDL、硬件C語言(System C語言、Handle-C)、System verilog等。其中ABEL和AHDL算是早期的語言，因?yàn)橄啾惹懊鎯煞N語言來講，或多或少都有些致命的缺陷而在小范圍內(nèi)使用或者直接淘汰掉了。而因?yàn)閂HDL和Verilog在仿真方面具有仿真時間長的缺陷，System verilog和硬件C語言產(chǎn)生了，從圖3看，System Verilog是在系統(tǒng)級和行為級上為Verilog做補(bǔ)充，同時硬件C語言產(chǎn)生的原因還有就是有種想把軟件和硬件設(shè)計(jì)整合到一個平臺下的思想。

IP(Intellectual Property)核

什么是IP核?任何實(shí)現(xiàn)一定功能的模塊叫做IP(Intellectual Property)。這里把IP核作為一種輸入方式單獨(dú)列出來，主要考慮到完全用IP核確實(shí)是可以形成一個項(xiàng)目。它的產(chǎn)生可以說是這樣的一個逆過程。

在隨著數(shù)字電路的規(guī)模不斷擴(kuò)大的時候，面對一個超級大的工程，工程師們可能是達(dá)到一種共識，將這規(guī)模巨大而且復(fù)雜的設(shè)計(jì)經(jīng)常用到的具有一定通用性的功能給獨(dú)立出來，可以用來其他設(shè)計(jì)。當(dāng)下一次設(shè)計(jì)的時候，發(fā)現(xiàn)這些組裝好的具有一定功能的模塊確實(shí)挺好用的，于是越來越多的這種具有一定功能的模塊被提取出來，甚至工程師之間用來交換，慢慢大家注意到它的知識產(chǎn)權(quán)，于是一種叫做IP知識產(chǎn)權(quán)的東西出來了，于是集成電路一個全新領(lǐng)域(IP設(shè)計(jì))產(chǎn)生了。

IP按照來源的不同可以分為三類，第一種是來自前一個設(shè)計(jì)的內(nèi)部創(chuàng)建模塊，第二種是FPGA廠家，第三種就是來自IP廠商;后面兩種是我們關(guān)注的，這是我們進(jìn)行零開發(fā)時考慮的現(xiàn)有資源問題，先撇開成本問題，IP方式的開發(fā)對項(xiàng)目周期非常有益的，這也是在FPGA應(yīng)用領(lǐng)域章節(jié)陳列相關(guān)FPGA廠家IP資源的原因。

FPGA廠家和IP廠商可以在FPGA開發(fā)的不同時期提供給我們的IP。我們暫且知道他們分別是未加密的RTL級IP、加密的RTL級IP、未經(jīng)布局布線的網(wǎng)表級IP、布局布線后的網(wǎng)表級IP。他們的含義在后面陸續(xù)介紹FPGA的開發(fā)步驟的時候，相信大家能夠恍然大悟。需要說明的是，越是FPGA靠前端步驟的時候提供的IP，他的二次開發(fā)性就越好，但是它的性能可能是個反的過程，同時也越貴，畢竟任何一個提供者也不想將自己的源碼程序提供給他者，但是為了不讓客戶走向其他商家，只能提高價賣了，同時加上一些法律上的協(xié)議保護(hù)。那么越朝FPGA開發(fā)步驟的后端，情況就相反了，越是后端，IP核就會進(jìn)一步做優(yōu)化，性能就越好，但是一些客戶不要的功能就不好去了。

FPGA廠商提供一般常用的IP核，畢竟為了讓大家用他們家的芯片，但是一些特殊需要的IP核還是需要付費(fèi)的。當(dāng)然這里需要說明的是FPGA廠商的IP是很少可以交叉用的，這一點(diǎn)很容易想，對廠家來講不會做這種給競爭者提供服務(wù)事情的。IP廠商一般會高價的提供未加密的RTL級源碼，有時FPGA廠商為了擴(kuò)大芯片市場占有率，會購買第三方的IP做進(jìn)一步的處理后免費(fèi)提給該FPGA芯片使用者的。

5.1.2輸入方式使用探討

在上面我們介紹了三種輸入方式，有些地方會講到第四種輸入方式，就是門級網(wǎng)表文件輸入的形式，我們這里并沒有把它歸為一種輸入方式，原因在于，本身這些門級網(wǎng)表文件的產(chǎn)生還是源于介紹的三種輸入方式中的一種或是幾種混合的方式。所以這里沒有把它歸為一類。

好了，在上面三種輸入方式介紹的基礎(chǔ)上，我們來探討一下這令人眼花繚亂的輸入方式，探討的目的就是為了讓我們更好的使用他們。

首先，來總結(jié)一下三者的優(yōu)缺點(diǎn)，其實(shí)是兩種，因?yàn)镮P核不管是哪個層次，或者在原理圖中被以符號的形式被例化，或者在HDL中被模塊例化。所以這里集中探討的是原理圖和HDL的優(yōu)缺點(diǎn)。原理圖的優(yōu)點(diǎn)就是結(jié)構(gòu)直觀性，HDL的優(yōu)點(diǎn)是嚴(yán)密性、支持甚寬的抽象描述層次、易于移植、方便仿真調(diào)試等等，缺點(diǎn)就是不具備對方的優(yōu)點(diǎn)。當(dāng)時出現(xiàn)HDL的時候，人們確實(shí)是想著原理圖該退出歷史舞臺了，但是到現(xiàn)在它還依然存在著。存在即是有道理的，存在就得用它，但是又得使用HDL，于是存在一種混合編程的形式。除了頂層模塊用原理圖之外，其他的內(nèi)部子模塊全部使用HDL來描述，HDL描述的模塊可以通過工具轉(zhuǎn)換成符號，然后在頂層模塊中引用這些符號，這就完成混合編程。

在接觸的很多FPGA的初學(xué)者很容易被原理圖的輸入方式給迷惑，甚至愛的深沉，加上本身其他輸入方式的繁瑣的輸入的厭惡，更是愛的無法自拔。當(dāng)開始強(qiáng)制性要求開始時養(yǎng)成多用HDL輸入的習(xí)慣的時候，有些甚至有著痛心疾首般的痛苦，但是隨著學(xué)習(xí)的深入，做的東西越來越大，嘗到HDL輸入方式帶來的甜頭的時候，就會覺得那個苦沒有白吃。

我覺得原理圖輸入方式從現(xiàn)在的一些線索看來，在今后的某一天將會服役終結(jié)。首先是找到了原理圖自身帶有優(yōu)勢的替代品，那就是主流FPGA集成環(huán)境中的綜合器和第三方綜合器都具有RTL視圖生成功能，這個視圖完全展示了項(xiàng)目的結(jié)構(gòu)組成，可以上下分層，最大的好處就是可以檢查核實(shí)寫的RTL級代碼的綜合后電路情況。還有一條線索是，大家用的仿真軟件Modelsim并沒有提供原理圖輸入的支持，是原理圖的設(shè)計(jì)必須在集成環(huán)境成轉(zhuǎn)換成RTL級代碼或是綜合成網(wǎng)表形式來做仿真，也是一件繁瑣的事。原理圖的離開只是時間問題。

至于目前HDL選擇哪一種比較好，這個問題放到開始將HDL基礎(chǔ)語法知識的地方進(jìn)行探討。這里要說明的是，并不是我們這里講Verilog使用就否定其他的HDL語言。各種HDL的爭端從未停止過，現(xiàn)在還是依然存在四種開發(fā)人,第一種是使用Verilog/System Verilog的人，第二種是使用VHDL的人，第三種就是使用System C的人，第四種是混合型的人，到底哪種好，也有也許是時間問題吧，時間證明一切。

5.2 綜合

不管你是采用單一的輸入方式，還是采用的是混合編程(這種在很多跨公司合作項(xiàng)目中會碰見，也許A公司用的是VHDL，B公司用的是Verilog，那這個項(xiàng)目中很大可能采用混合型)，我們統(tǒng)稱得到設(shè)計(jì)輸入后，都得把設(shè)計(jì)輸入得到一個可以和FPGA硬件資源相匹配的一個描述。假設(shè)FPGA是基于LUT結(jié)構(gòu)的，那么我們就得到一個基于LUT結(jié)構(gòu)門級網(wǎng)表。在這個過程中，又可以分為如圖兩個步驟。

需要說明的是在Altera的開發(fā)流程中，將編譯、映射過程按照我們敘述的合稱綜合，而在Xilinx開發(fā)流程中，由設(shè)計(jì)輸入得到門級網(wǎng)表的過程叫做綜合，而映射過程歸結(jié)到其叫做實(shí)現(xiàn)的某一子步驟中。但是整體的流程還是遵循這個順序的，只是叫法一些外表性的不一樣而已。

5.2.1編譯

原理圖、HDL、IP核這些都將通過編譯后生成門級的網(wǎng)表，這里生成門級網(wǎng)表的過程其實(shí)是早起ASIC的步驟，直接生成門電路網(wǎng)表。這個時候的網(wǎng)表文件和具體的器件無關(guān)，也就是說，生成的門電路網(wǎng)表也是一種平臺移植的媒質(zhì)。

5.2.2映射

我們通過編譯得到一張門級網(wǎng)表之后，與早先ASIC開發(fā)流程中在這個門級網(wǎng)表布線后去做掩膜不同，接下來就得考慮如何與我們選擇的硬件平臺結(jié)合起來，畢竟我們使用的硬件平臺是由一個一個的LUT(假設(shè)這類FPGA)組成的。那么這個結(jié)合的過程就是映射過程。

這個過程其實(shí)很復(fù)雜，首先需要把形成的網(wǎng)表邏輯門給規(guī)劃成一些小的組合，然后再去映射到LUT中，這個過程中規(guī)劃按照一定的算法和章程進(jìn)行。不同的算法和章程就會得到不同的映射，不同的映射就會為后面的過程提供不同的選擇，最終生成性能不一樣的電路了。

我們把講基于SRAM技術(shù)的FPGA的二選一多路器拿出來舉個例子，如圖6，可以按照紅色線將二選一多路器完全劈成兩邊，原來的一個表就可以規(guī)劃到其他兩個表或表內(nèi)容中，因?yàn)楸慌傻膬刹糠挚蓡为?dú)成表，也可以被規(guī)劃到其他電路形成的表里。

映射的工程比較復(fù)雜，運(yùn)算量也很大，也是為什么FPGA開發(fā)過程中，一直存在的一個問題，形成最終的可配置二進(jìn)制文件的時間非常長，特別是一些大一點(diǎn)的項(xiàng)目，時間消耗比較長的一個點(diǎn)就是映射了，至于具體的映射算法就超出了書的范圍了。再強(qiáng)調(diào)的是，映射是和器件有關(guān)的，即使是同一個系列，不同型號的FPGA內(nèi)部就夠也是有區(qū)別的，好比從外觀看都是一個單元樓內(nèi)的單元房，但是每個單元房內(nèi)裝修、家具擺設(shè)等都是不一樣的。

5.3 布局布線

5.3.1 布局

講到這一塊，正好有這么一個例子來講解這個概念。近來報(bào)道朝鮮希望在俄羅斯遠(yuǎn)東地區(qū)租用數(shù)十萬公頃的土地用來培育農(nóng)產(chǎn)品。咱先撇開今后的購買的成功與否，假設(shè)成功了，并且有了這個詳細(xì)的希望培育的農(nóng)作物的品種及數(shù)量，有各式各樣的蔬菜、主糧、禽類畜養(yǎng)場、果樹等等。我們前面做的那些流程得到的LUT門級網(wǎng)表就好比這樣的清單。

得到這樣的清單之后，我們再假設(shè)在這十萬公頃的土地上，陽光、水資源、溫差都有一定的分布。大家知道農(nóng)作物的的成長和高量產(chǎn)或者與陽關(guān)有關(guān)，或者與水資源有關(guān)，或者與溫差有關(guān)，并且禽類的畜養(yǎng)材料與農(nóng)作物的副產(chǎn)有關(guān)。所以接下來要做的事情就是根據(jù)現(xiàn)有的自然條件和農(nóng)產(chǎn)品的所需環(huán)境特點(diǎn)合理布局，哪些地適合做什么。

緊接著我們回到FPGA開發(fā)中來，我們通過前面的步驟得到的清單就是LUT門級網(wǎng)表。網(wǎng)表里提供的僅僅是從邏輯關(guān)系上一些LUT結(jié)構(gòu)的連接。我們需要將這些LUT結(jié)構(gòu)配置到FPGA具體的哪個位置。需要說明的是，F(xiàn)PGA里任何硬件結(jié)構(gòu)都是按照橫縱坐標(biāo)進(jìn)行標(biāo)定的，圖中選中的是一個SLICE，SLICE里面存放著表和其他結(jié)構(gòu)，它的位置在X50Y112上。不同的資源的坐標(biāo)不一樣，但是坐標(biāo)的零點(diǎn)是公用的。

在FPGA里布局需要考慮的問題是，如何將這些已有的邏輯上連接的LUT及其它元素合理的放到現(xiàn)有的FPGA里，達(dá)到功能要求的時候保證質(zhì)量。具體點(diǎn)就比如，乘法器這樣的電路適合放在RAM附近，當(dāng)然，硬件乘法器的硬件布局一般也是在存儲器附近，有利于縮短乘法的延時時間，什么樣的電路需要配置高速等等。

十萬公頃的地布局規(guī)劃好了，農(nóng)產(chǎn)品就會有很好的豐收，同樣FPGA開發(fā)布局布好了，由FPGA搭建起來的電路就會更加穩(wěn)定和擴(kuò)展性。

5.3.2 布線

上小節(jié)中，我們把十萬公頃的地給安排好了，哪些地該種什么。具體實(shí)施之前還有一些是必須做的，比如農(nóng)作物的澆灌，沒有一個很好的灌溉系統(tǒng)是一個問題;再比如豐收了得采摘吧，這個時候，能夠讓大卡車到達(dá)每一塊農(nóng)地的公路樞紐也是需要解決的問題。將每一塊或者相關(guān)的田地連接的灌水系統(tǒng)和公路的建設(shè)，就好比我們這個布線的過程。

我們在FPGA內(nèi)通過布局，知道那些LUT具體分布到哪個SLICE，但是一方面如何讓這些SLICE連接起來，二方面如何讓輸入的信號到達(dá)相應(yīng)的開始處理點(diǎn)和如何讓輸出到達(dá)輸出IO上，并且連接的電路整體性能好，這就是布線這個環(huán)節(jié)需要完成的內(nèi)容。要達(dá)到布線最優(yōu)話，當(dāng)然這里面設(shè)計(jì)到布線算法和很多細(xì)節(jié)問題，比如涉及到布線資源、PLL資源分布。但是這些對我們理解布線這個概念沒有很多益處，暫且不深入，本質(zhì)上就是一個線路求最優(yōu)的問題。

5.4 約束

約束，在圖1上看到，在綜合和布局布線這兩個流程環(huán)節(jié)里都出現(xiàn)了，我們暫且規(guī)定其為約束一和約束二，或者說綜合約束和布局布線約束，布局布線約束又可以分為位置約束、時序約束。約束，就是對這些環(huán)節(jié)操作定制規(guī)則。一般開發(fā)環(huán)境會對這些約束有個默認(rèn)，這些默認(rèn)的設(shè)置對大部分情況下還是適用的，但是通常布局布線約束中的I/O約束是我們每一個工程都必須給定的。同時開發(fā)工具開放其他約束接口，允許我們設(shè)置這些規(guī)則，具體的有哪些約束怎么去做在后面介紹工具使用的時候進(jìn)行討論，這里先明白這些約束的基本概念。

綜合約束

相信大家已經(jīng)下意識的將綜合約束和綜合過程掛在一起了，沒錯，綜合約束確實(shí)是在綜合過程中做的，用來指導(dǎo)綜合過程，包括編譯和映射。我們已經(jīng)知道綜合過程是將RTL級電路描述轉(zhuǎn)換到FPGA上的硬件單元(LUT)中，形成以FPGA存在的硬件單元構(gòu)成的電路。

我們還是拿前面有過的例子來說明，不同的約束將導(dǎo)致生成性能不同的電路。綜合這么一個完成式***能的電路，沒有加資源共享得到的電路如圖8左邊所示的電路，而加了資源共享的約束后，得到的電路結(jié)構(gòu)如圖8右邊的電路。

通過之前的分析，得到左邊的電路結(jié)構(gòu)資源消耗多但是速度快，而右邊的結(jié)構(gòu)消耗資源少，但是速度慢，乘法器需要分時復(fù)用。

當(dāng)然這只是一個例子，但是足以說明，不同的綜合指導(dǎo)原則也就是綜合約束，將會產(chǎn)生不同的電路。當(dāng)?shù)玫降碾娐沸阅懿荒軡M足需求的時候，適當(dāng)考慮綜合約束，來達(dá)到一個速度和面積的轉(zhuǎn)換的效果，實(shí)現(xiàn)性能的提升。電路實(shí)現(xiàn)的速度和消耗的面積是貫穿在FPGA開發(fā)過程中兩個 矛盾的問題，綜合約束是其中一種小范圍內(nèi)實(shí)現(xiàn)速度和面見平衡點(diǎn)移動的方式。

位置約束

沒錯，你又想對了，位置約束和我們布局有關(guān)系，它就是指布局的策略。根據(jù)所選擇的FPGA平臺現(xiàn)有硬件資源分布來決定我們布局。

其中最典型的位置約束就是I/O約束。一個典型的系統(tǒng)是既有輸入也有輸出的，而不管是輸入還是輸出，都是從I/O上為端點(diǎn)的。輸入從哪個端點(diǎn)進(jìn)來，輸出從哪個端點(diǎn)出去，輸入是需要支持什么樣的電氣特性的端點(diǎn)，輸出又是需要支持什么樣的電氣特定的端點(diǎn)。這些都是I/O約束做的事情。任何一個工程，都必須有這么一個約束。

還有一種典型的位置約束是在增量編譯里涉及的物理界定。增量編譯的出現(xiàn)就是因?yàn)樵贔PGA開發(fā)過程中綜合和布局布線的長耗時性而提出的。思想就是把FPGA切成很多個小塊的FPGA，然后約定具體哪塊小FPGA放置什么模塊，實(shí)現(xiàn)什么樣的功能，從物理上進(jìn)行界定。當(dāng)修改工程后，開發(fā)平臺就會檢測哪些小FPGA內(nèi)沒有進(jìn)行修改，哪些進(jìn)行了修改，然后將修改過的部分重新進(jìn)行綜合布局布線步驟。這樣一來，相比原來修改一點(diǎn)，全工程重新經(jīng)過那些過程來講，時間節(jié)省下來了。

時序約束

估計(jì)沒有多少懸念了，時序約束很大程度上和布線有關(guān)。為什么要做這個約束?

由于一方面信號在芯片內(nèi)傳遞是需要消耗時間的，另一方面大量存在的寄存器有反應(yīng)時間，而我們開發(fā)的最開始的時候這些時間都是理想化的。但是考慮到真實(shí)情況下，如果跑的速度比較高，達(dá)到了200M這么個速度，當(dāng)然這個高速和具體的芯片有關(guān)，高性能的芯片本身跑的速度可以達(dá)到很高，200M相對來說就不是高速，對一些低性能芯片還可能達(dá)不到200M。這個時候，這些時間達(dá)到了同樣一個系統(tǒng)時間數(shù)量級的時候，很可能影響電路的性能了。某一刻，該來的信號沒有來，默認(rèn)的話就會采集錯誤信號了。

為了讓這些硬件本身帶來的延時時間更理想化，我們就要對這些決定時間延時的因素優(yōu)化來減少時間延時。對于寄存器本身的反應(yīng)時間這個因素我們開發(fā)者是無能為力的，我們要做的優(yōu)化就是布線了。是走直線還是走其他，不僅僅決定于自身這條路徑，還和整個系統(tǒng)布線有關(guān)，好比水桶原理，系統(tǒng)性能決定于最差路徑延時。

時序約束做的就是這些事情，但是時序約束并不是指具體去連接每一條線，這個工作就像前面那些流程一樣都是由軟件去實(shí)現(xiàn)的，先用軟件自己默認(rèn)原則布線，然后對其結(jié)果分析，不滿足時序要求的，我們再對具體的問題路徑做一些指導(dǎo)約束。時序約束的添加，主要包括周期約束、輸入偏移約束和輸出偏移約束。具體的過程在后面章節(jié)介紹工具使用時會有具體動手的指導(dǎo)。

5.5 FPGA開發(fā)仿真

在經(jīng)過上面從設(shè)計(jì)輸入到綜合再到布局布線過程的介紹后，我們來集中探討一下，在這些過程中涉及到的相應(yīng)的仿真。

仿真，字面上講就是模擬真實(shí)狀況。我們FPGA設(shè)計(jì)里面的仿真，就是模擬真實(shí)電路的狀況，查看電路是不是我們需要的電路。如果我們把FPGA開發(fā)形成電路當(dāng)作一個產(chǎn)品的生產(chǎn)過程，那么在FPGA開發(fā)流程中含有的三種仿真(RTL級仿真、靜態(tài)仿真和時序仿真)就好比產(chǎn)品線中的三道檢測站。如圖9，這三道工序任何一道出了問題，修改設(shè)計(jì)后都得重新走這三道卡，所以盡量在把問題發(fā)現(xiàn)在源頭。