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          Cadence與聯(lián)電攜手完成28納米HPC+制程先進(jìn)射頻毫米波設(shè)計(jì)流程認(rèn)證

          —— 使客戶能夠利用Cadence的射頻解決方案于聯(lián)電28納米制程技術(shù),設(shè)計(jì)5G、物聯(lián)網(wǎng)和汽車的應(yīng)用產(chǎn)品
          作者: 時(shí)間:2020-07-24 來源:電子產(chǎn)品世界 收藏

          聯(lián)華電子近日宣布Cadence?毫米波(mmWave)參考流程已獲得聯(lián)華電子28納米HPC+制程的認(rèn)證。透過此認(rèn)證,Cadence和聯(lián)電的共同客戶可利用整合的射頻設(shè)計(jì)流程,加速產(chǎn)品上市時(shí)程。此完整的參考流程是基于聯(lián)電的晶圓設(shè)計(jì)套件(FDK)所設(shè)計(jì)的,其中包括具有高度自動(dòng)化的電路設(shè)計(jì)、布局、簽核和驗(yàn)證流程的一個(gè)實(shí)際示范電路,讓客戶可在28納米的HPC+制程上實(shí)現(xiàn)更無縫的芯片設(shè)計(jì)。

          本文引用地址:http://cafeforensic.com/article/202007/416080.htm

          經(jīng)認(rèn)證的毫米波參考流程,支持Cadence的智慧系統(tǒng)設(shè)計(jì)?策略,使客戶加速SoC設(shè)計(jì)的卓越性。高頻射頻毫米波設(shè)計(jì)除了需要模擬和混合信號(hào)功能之外,還需要精確的電磁()提取和模擬分析。此毫米波參考流程基于CadenceVirtuoso?的射頻解決方案,匯集了業(yè)界領(lǐng)先的電路擷取、布局實(shí)現(xiàn)、寄生元件參數(shù)擷取、電磁分析和射頻電路模擬,以及整合布局與電路布局驗(yàn)證()和設(shè)計(jì)規(guī)則檢查()。該流程還將使用Cadence X?平面3D模擬和Cadence AWR?AXI?平面3D電磁分析的合并,在可靠的Virtuoso和Spectre?平臺(tái)中,從而提供了射頻電路硅前與硅后高度的自動(dòng)化和分析性能的能力。

          認(rèn)證的毫米波參考流程包括:

          ●   透過Virtuoso圖形編輯器、Virtuoso ADE Explorer和Assembler、Spectre X Simulator、Spectre AMS Designer和Spectre射頻選件進(jìn)行設(shè)計(jì)獲取和模擬。

          ●   透過Virtuoso布局套件和物理驗(yàn)證系統(tǒng)()設(shè)計(jì)布局。

          ●   透過Quantus?擷取解決方案對(duì)晶體管層次的連接器進(jìn)行寄生元件參數(shù)擷取。

          ●   透過EMX或AWR AXIEM 3D平面模擬器對(duì)晶體管之間的連接器進(jìn)行電磁分析,包括被動(dòng)射頻結(jié)構(gòu)。

          Cadence的客制化IC與PCB部門產(chǎn)品管理副總KT Moore表示:“透過與聯(lián)華電子的合作,我們共同的客戶可以利用目前領(lǐng)先業(yè)界的Virtuoso和Spectre平臺(tái)中最先進(jìn)的功能,同時(shí)利用我們的EMX和AWRAXIEM整合式電磁模擬軟件來設(shè)計(jì)5G,物聯(lián)網(wǎng)和汽車應(yīng)用產(chǎn)品。該流程使得工程師在聯(lián)電28HPC+制程技術(shù)上,更能精確地預(yù)測硅電路的性能,這對(duì)于達(dá)到產(chǎn)品量產(chǎn)和上市時(shí)程的目標(biāo)至關(guān)重要?!?/p>

          聯(lián)華電子憑借AEC Q100汽車1級(jí)平臺(tái),及量產(chǎn)就緒的28納米HPC+解決方案能夠滿足客戶從數(shù)位到毫米波的各種應(yīng)用。28HPC+制程采用高介電系數(shù)/金屬閘極堆疊技術(shù),將其SPICE模型的覆蓋范圍進(jìn)一步擴(kuò)展至毫米波的110GHz,以供用于手機(jī)、汽車/工業(yè)雷達(dá)和5G FWA /CPE的應(yīng)用。客戶可以利用聯(lián)電的毫米波設(shè)計(jì)套件設(shè)計(jì)收發(fā)器芯片,或整合晶圓專工廠完善的數(shù)位和模擬IP來加速其毫米波SoC的設(shè)計(jì)。

          聯(lián)華電子硅智財(cái)研發(fā)暨設(shè)計(jì)支持處林子惠處長同時(shí)表示:“透過與Cadence的合作,開發(fā)了一個(gè)全面的毫米波參考流程,該流程結(jié)合Cadence全面的射頻設(shè)計(jì)流程與聯(lián)電設(shè)計(jì)套件,為我們?cè)?8納米HPC+制程技術(shù)的芯片設(shè)計(jì)客戶提供準(zhǔn)確、創(chuàng)新的設(shè)計(jì)流程。憑借此流程的功能優(yōu)勢(shì),和熟悉的Virtuoso設(shè)計(jì)環(huán)境,客戶在我們28納米技術(shù)上,可減少設(shè)計(jì)上的反復(fù)更迭并更效率地將下一代的創(chuàng)新產(chǎn)品推向市場?!?/p>



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