現(xiàn)在的集成電路制造技術其核心就是光刻技術，這種方法與照相類似，就是將掩模版上的圖形轉移到涂有光致抗蝕劑（或稱光刻膠）的硅片上。在實際工藝中，一個芯片的產生要經歷幾十次光刻才能完成，有些結構層甚至需要多次光刻才能形成。

在這個發(fā)展階段，所謂的物理極限其實就是光的波長限制，所以科學家們所做的工作主要是不斷降低用于曝光的光線的波長。通過這種方法，不斷提高光刻分辨率，分辨率高了，同樣大小的硅晶圓上，可以生產更多的芯片。

· 2001年：芯片制程工藝是130nm，例如奔騰3處理器。

· 2004年：90nm的元年。

· 2012年：制程工藝發(fā)展到22nm，此時聯(lián)電、聯(lián)發(fā)科、格芯等很多廠家可以達到22nm的半導體制程工藝。

· 2015年：芯片制成發(fā)展的一個分水嶺，進入14nm時，聯(lián)電止步于此。

· 2017年：步入10nm時代，英特爾停在了10nm，i5和i7處理器由于良率問題而遲遲無法交貨。

· 2018年：7nm來臨，英特爾至今無法突破，而美國另一家芯片代工巨頭“格芯”，也是在7納米處倒下的。

· 2019年：6nm開始量產。

· 2020年：制程開始進入5nm時代，進入更難的5nm，只有三星和臺積電生存下來了。

5nm芯片的現(xiàn)狀

第一款出貨的5nm芯片，是蘋果2020年10月份發(fā)布并上市的A14仿生芯片，這款SoC的晶體管數(shù)量達到118億個，比A13多大約40%；而第二款則是集成153億個晶體管的華為麒麟9000。

但是隨著半導體技術逐漸接近物理瓶頸，晶體管尺寸的微縮越來越難。5nm的手機芯片的表現(xiàn)似乎并不盡人意，不僅在性能提升有限，功耗也面臨“翻車”。對于普通用戶來說，設備發(fā)熱嚴重和高功耗會直接影響使用體驗，芯片散熱差嚴重時會導致芯片異常甚至失效。

主要原因是制造工藝不成熟，工藝、IC設計與功耗的不平衡。當制造工藝和IC設計不匹配時，便會造成一些問題，包括功耗、性能等。

廠商為追求更低的成本，用更小面積的芯片承載更多的晶體管，看似是達成制程越先進、芯片性能越好、功耗越低。但實際情況更復雜，有的廠商通過增加核心、也有通過設計更復雜的電路，無論是增加核心還是設計更復雜的電路，都需要面對功耗激增的問題，兩者之間又需要尋找新方法進行平衡。

另外，5nm芯片的成本極高。市場研究機構IBS給出的數(shù)據(jù)顯示，自28nm之后芯片的成本迅速上升：28nm工藝的成本為0.629億美元，到了7nm和5nm芯片的成本迅速暴增，5nm將增至4.76億美元。

在FinFET工藝之后，環(huán)繞式閘極電晶體（GAA）也開始提上議程，臺積電原本計劃在5nm節(jié)點上應用該技術，但考慮到綜合性能和成本之后，選擇繼續(xù)使用FinFET工藝。讓GAA的應用推遲至3nm節(jié)點上。

2nm已經開始研發(fā)

臺積電5nm雖然已經量產，但產能還是很有限，還在持續(xù)提升中；另外3nm制程也預計在2021年風險量產，在2022年下半年量產，這次臺積電內部又將2nm芯片提上了日程。據(jù)財聯(lián)社消息，臺積電方面近期表示，將在新的臺灣研發(fā)中心運營一條先進生產線，擁有8000名工程師，該設施將專注于研究2納米芯片等產品。有業(yè)界聲音估計，臺積電2nm將在2023年至2024年推出。

圖 | ASML 預測半導體制程升級規(guī)劃

從誕生到現(xiàn)在的二十年間，F(xiàn)inEFT技術已經讓芯片工藝節(jié)點制程最高突破到3nm。不過，3nm幾乎已經逼近FinFET的極限，再往下發(fā)展，無論是鰭片距離、短溝道效應還是材料已經到達閾值，如果沒有改變架構，芯片可能連物理結構都構不成。

所以，臺積電的2nm制程用上了GAA技術，作為FinFET技術的演進，這也可以用來繼續(xù)抑制短溝道效應的技術。但是在GAA工藝上，臺積電并不是走得最快的。臺積電在最新的3nm制程上還將繼續(xù)沿用FinFET工藝，不過三星的3nm則選擇了GAA工藝路線。

GAA是FinFET技術的演進，其四面都被柵極圍繞，從而再度增強柵極對溝道的控制能力，有效減少漏電。它和FinFET有相同的理念，不同之處在于GAA的柵極對溝道的四面包裹，源極和漏極不再和基底接觸。

根據(jù)設計的不同，GAA也有不同的形態(tài)，目前比較主流的四個技術是納米線、板片狀結構多路橋接鰭片、六角形截面納米線、納米環(huán)。三星對外介紹的GAA技術是Multi-Bridge Channel FET（MBCFET），即板片狀結構多路橋接鰭片。臺積電同樣采用MBCFET架構。

GAA可以帶來性能和功耗的降低，但成本也非常高，三星稱其3nm GAA的成本可能會超過5億美元。

芯片制程發(fā)展極限

隨著芯片尺寸的進一步縮小，新的“物理極限”出現(xiàn)了。這就是我們傳統(tǒng)計算機芯片的設計理念問題。我們都知道的，現(xiàn)在的電腦是基于數(shù)字電路0、1這樣的邏輯電路搭建起來的。而隨著芯片尺寸的減小，最小的PN結也在不斷的減小。由于量子效應，PN結不能形成之前的工作狀態(tài)，也就是說，不再表現(xiàn)出0和1這種狀態(tài)，量子效應成為了數(shù)字集成電路的攔路虎。

這怎么辦呢？其實，需要的不是做新的PN結出來，因為PN結已經無法再小了。科學家們做的工作是，發(fā)展下一代計算機技術：量子計算機。這種計算機的工作原理跟我們現(xiàn)在的計算機是不同，它是利用量子的波函數(shù)來進行計算的。它的計算邏輯不同於數(shù)字電子計算機，量子計算用來存儲資料的對象是量子位元，它使用量子演算法來進行資料操作。

這種變化其實就是新的技術手段代替老的技術手段的過程。面對無法再小的數(shù)字化集成電路科學家祭出的新的手段就是量子計算，用量子計算來取代數(shù)字計算，讓計算能力進入到一個新的發(fā)展階段。

還有就是目前，芯片都是由硅為基礎，在上面刻蝕電路，但是，理論研究表明，當芯片制程達到1nm的時候，量子隧穿效應，就是電子不受控制，所以這是人們很擔心的問題，1nm后怎么辦？目前人類馬上將硅基材料的性能壓縮到了極限，所以更換材料已經被提上日程，目前最有希望的便是二硫化鉬（MoS2）。

硅和二硫化鉬都有晶體結構，但是二硫化鉬對于控制電子的能力要強于硅，眾所周知，晶體管由源極，漏極和柵極，柵極負責電子的流向，它是起開關作用，在1nm的時候，柵極已經很難發(fā)揮其作用了。而通過二硫化鉬，則會解決這個問題，而且二硫化鉬的介電常數(shù)非常低，可以將柵極壓縮到1nm完全沒有問題。

1nm是人類半導體發(fā)展的重要節(jié)點，可以說，能不能突破1nm的魔咒，關乎計算機的發(fā)展，雖然二硫化鉬的應用價值非常大，但是，目前還在早期階段，而且，如何批量生產1nm的晶體管還沒有解決，但是，這并不妨礙二硫化鉬在未來集成電路的前景。

持續(xù)加碼先進制程是一場冒險？

當前，芯片由先進制程帶來的性能、功耗回報正在顯著降低。近幾個月，搭載5nm制程工藝SOC的智能手機陸續(xù)上市。從這些手機的實際表現(xiàn)來看，無論是臺積電的5nm FinFET工藝，抑或三星的5nm LPE工藝，性能、功耗提升都未能滿足市場預期。

三星方面，功耗翻車的問題比較突出。采用三星5nm LPE工藝的驍龍888處理器和上代產品驍龍865處理器對比，單核功耗和多核功耗明顯增加，能效表現(xiàn)上大幅下降。

臺積電方面，快步推進的5nm，實際性能提升有些拉胯。以蘋果A系列處理器為例，同樣基于臺積電7nm制程，A13處理器相比A12處理器CPU性能提升20%、GPU性能提升20%；而基于臺積電5nm制程的A14相比A13，CPU 性能方面提升大約在16.7%左右，GPU性能提升則大約在8.3%左右。

也就是說，在蘋果A系列處理器上，5nm制程進步帶來的進步，很可能還比不上蘋果自己對處理器架構的優(yōu)化升級。雖然有一些業(yè)內人士猜測，這是由于5nm初期良品率不高，蘋果A14屏蔽了一些核心。但同樣采用臺積電5nm工藝的麒麟9000，其功耗控制較之官方數(shù)據(jù)也存在較大差異。

5nm先進制程工藝的實際表現(xiàn)普遍稱不上令人滿意，對于當前階段使用5nm工藝的產品而言，其營銷價值或許要遠遠超過先進制程本身的實用價值。

更加令人感到不安的是，在當前臺積電5nm制程工藝的實用價值都很成問題的情況下，臺積電還在持續(xù)加大對下一代制程節(jié)點3nm工藝的研發(fā)投入。在近日的財報會議上，臺積電管理層宣布2021年計劃將年度資本開支從2020年的170億美元大幅提升到250億至280億美元，增幅將達到45%至63%，其中約80%將用于3nm工藝研發(fā)，這意味著，臺積電今年將會有超過150億美元的資本支出投向3nm工藝。

而根據(jù)臺積電此前公布的計劃，他們的3nm工藝，計劃在今年風險試產，2022年大規(guī)模量產。也就是說，按照臺積電的規(guī)劃，明年在市場上我們就可以看到一些搭載臺積電3nm工藝的產品。

這依然符合臺積電近幾年來的先進制程升級換代節(jié)奏，然而從產品的實際表現(xiàn)來看，高昂的代價并沒能完美實現(xiàn)預期中的效果。換而言之，臺積電現(xiàn)在很可能已經觸碰到了資本投入和技術實現(xiàn)之間的一個瓶頸，忽視這一瓶頸而又急切想要實現(xiàn)3nm先進制程工藝的臺積電，其實已經陷入了一場極限技術冒險。