2023 年，生成式 AI 如同當紅炸子雞，吸引著全球的目光。當前，圍繞這一領域的競爭愈發(fā)白熱化，全球陷入百模大戰(zhàn)，并朝著千模大戰(zhàn)奮進。在這場潮流中，AI 芯片成為支撐引擎，為大模型應用提供強有力的支持。蓬勃發(fā)展的大模型應用所帶來的特殊性需求，正推動芯片設計行業(yè)邁向新紀元。眾多頂級的半導體廠商紛紛為大模型應用而專門構建 AI 芯片，其高算力、高帶寬、動輒千億的晶體管數(shù)量成為大芯片的標配。

芯片設計復雜度，邁向新高峰

在人工智能領域，大模型應用的興起，讓芯片的發(fā)展來到了一個新高度。大模型應用需要處理大規(guī)模的數(shù)據(jù)，以 OpenAI 的 ChatGPT 從第一代大約 50 億個參數(shù)，發(fā)展到 GPT4.0 大約將超過 1T 的參數(shù)，對算力的高需求不必多說。此外，HBM 作為一種高性能內存解決方案被各大芯片廠商引入。與此同時，先進封裝技術如 CoWoS 成為 GPU 的主流選擇，先進封裝技術與 HBM 是一對無法忽視的組合，通過多芯片堆疊提高了芯片之間的通信速度和能效，為大模型應用提供強有力的支持。

Chiplet 技術被認為是后摩爾時代繼續(xù)提高算力密度的重要技術之一，也獲得了大模型 AI 芯片的青睞。Chiplet 技術將芯片分割成更小的模塊，使得芯片可以采用異構設計，即不同的模塊可以由不同制造商提供，這為芯片設計帶來更大的靈活性和創(chuàng)新空間。Chiplet 技術正在改變半導體行業(yè)，其應用前景潛力無限。根據(jù)研究機構 Omdia 報告，2024 年采用 Chiplet 的處理器芯片的全球市場規(guī)模將達 58 億美元，到 2035 年將達到 570 億美元。

大模型應用背后的芯片設計顯示了一個明顯的趨勢：芯片不再是簡單的集成電路，而是一個多維交織的產(chǎn)物，包含著全新的架構設計、創(chuàng)新的互聯(lián)方式以及先進封裝技術等等。

然而，芯片設計行業(yè)的挑戰(zhàn)并不僅限于大模型應用的迅速發(fā)展。智能手機、物聯(lián)網(wǎng)設備、自動駕駛汽車等應用市場的發(fā)展，各個領域對芯片的要求越來越高，因此，半導體設計和制造商必須利用更精密和復雜的設計方法來滿足這些新的需求。

在消費電子領域，許多移動和手持設備對低功耗的要求十分迫切。為了實現(xiàn)低功耗設計目標，芯片設計商不得不采用先進的低功耗技術，包括電源關斷技術（PSO）、多供電電壓（MSV）以及動態(tài)電壓頻率縮放（DVFS）等技術。

在汽車行業(yè)，為了滿足現(xiàn)代汽車“電動化，網(wǎng)聯(lián)化，智能化，共享化”四化發(fā)展的需求，汽車中所需的處理器日益強大，對安全性的要求也越來越高。然而，高性能處理器也帶來了更高的安全風險。因此，必須對這些處理器的設計和實施進行更嚴格的測試和驗證。

仿真，解決復雜芯片驗證挑戰(zhàn)的先鋒

隨著各類應用對芯片提出了新需求，芯片設計的復雜性正在以前所未有的速度遞增，這不僅引發(fā)了試錯成本的急劇膨脹，也給驗證工作帶來了嚴峻的挑戰(zhàn)。

晶體管數(shù)量的急劇攀升，新架構新設計的引入，設計師面臨的驗證場景越加豐富，考慮的影響因素也持續(xù)擴大。例如，新興的 Chiplet 設計方法帶來了全新的驗證和調試挑戰(zhàn)：設計師必須保證各模塊在組合后能夠無縫協(xié)作，一旦出現(xiàn)了錯誤，需要在問題調試時準確定位問題源頭。

在最終決定流片前，進行全方位的功能驗證和性能評估，消弭所有潛在的瑕疵和隱患，是避免在后期生產(chǎn)階段承受巨額損失的決定性因素。在應對這種日益增長的驗證復雜性的戰(zhàn)斗中，仿真器的角色正在被賦予越來越重大的價值和期待。

仿真器作為驗證芯片設計功能和性能的工具，為芯片設計人員提供了模擬電路運行的虛擬環(huán)境，幫助預測和解決潛在問題，避免錯誤進入實際制造流程，從而節(jié)省時間和成本。仿真器，將成為解決復雜芯片設計諸多挑戰(zhàn)的先鋒。

隨著新技術的涌現(xiàn)，為了滿足不斷增長的驗證需求，仿真工具需要提供高效的仿真性能，積極探索和引入新技術，如硬件加速和機器學習，從而提高驗證的效率和準確性。此外，仿真工具還需要具備良好的可擴展性，能夠處理大規(guī)模設計，支持并行計算和分布式仿真。

迎接新技術挑戰(zhàn)，仿真實現(xiàn)再進化

提到仿真，就不得不說一下 EDA 行業(yè)的巨頭 Cadence。從上世紀 80 年代中后期開始，Cadence 就創(chuàng)造性地推出了 Verilog 語言，為數(shù)字電路設計師提供了一種描述和驗證電路行為的標準語言，極大地提高了設計的效率和準確性。Cadence 甚至將 Verilog 語言免費提供給業(yè)界使用，進一步推動了數(shù)字電路設計的進步。

而如今，Cadence 的 Xcelium Logic Simulator 仿真器可望成為復雜芯片驗證的一大得力助手。這款仿真器不僅擁有卓越的高性能和大容量，還支持多種語言類型，包括 SystemVerilog、VHDL、SystemC、e、UVM 和 IEEE UPF 標準。通過充分利用約束信息、約束性能分析和調試功能，Xcelium 仿真器在 IP 層面的驗證實現(xiàn)了顯著的速度提升，為新一代芯片設計注入了強大動力。

Xcelium Logic Simulator 利用其并行和增量構建技術，顯著減少構建時間、降低編譯內存占用和減少設計所需的存儲空間。此外，Xcelium 擁有市場上領先的一站式前端編譯器，覆蓋軟件至硬件仿真的整個驗證流程。再者，Xcelium 運用的多核引擎，為時間消耗長的測試項目帶來速度提升。其先進的保存/恢復技術，使其能支持數(shù)字和實數(shù)仿真，以及模擬混合信號仿真。Xcelium 更配備了動態(tài)測試加載、約束求解器優(yōu)化和多線程并行處理等功能，提升仿真效率。

Xcelium 絕妙之處在于它在 Xcelium Logic Simulator 的原生引擎實現(xiàn)了一些列有益的延伸，其中包括機器學習、功能安全、多核、混合信號、功耗回放、X-Pessimism Removal 等，這六大 Apps 組合幾乎涵蓋了設計和驗證周期中的各種技術，可謂是包羅萬象。

舉例來說，在芯片設計過程中，設計驗證工程師常常要加班加點運行無數(shù)次回歸，為實現(xiàn)覆蓋率目標耗費心神，即使在驗證方面投入非常大的人力和時間，流片時出現(xiàn)功能失效的風險也很高。針對這一問題，Xcelium 的機器學習 App（Xcelium Machine Learning）引入了 Cadence 專有的機器學習技術，它不僅能加速覆蓋收斂，還可從以往的回歸運行中學習并指導 Xcelium 隨機引擎，在實現(xiàn)相同覆蓋率的前提下大幅度減少仿真次數(shù)，最多可以減少十倍，或者是在特定的覆蓋點產(chǎn)生激勵以便發(fā)現(xiàn)更多的漏洞。通過減少仿真次數(shù)和更精準的測試激勵，工程師們可以更加專注于發(fā)現(xiàn)和解決設計中的問題，而不是被重復的回歸運行所困擾。

Xcelium ML 流程

再比如，針對汽車中的功能安全，Cadence 的 Xcelium 是市面上唯一一款在主引擎中啟用并發(fā)注入的仿真器，Xcelium Safety App 能夠同時支持串行和并行故障仿真。結合 Jasper Safety、vManager Safety 和 Midas Safety Planner 等 Cadence 安全驗證全流程工具，Xcelium 能夠高效地執(zhí)行安全錯誤注入，以滿足 ISO26262 標準的要求。此外，Cadence 提供了廣泛的汽車功能安全文檔套件，涵蓋了半導體設計和驗證的全譜系。該套件大大減少了供應商在每個汽車設計項目中進行工具用例評估的工作量，并幫助他們避免昂貴的工具認證工作。 

符合 ISO 26262 標準的 Cadence Xcelium 故障模擬解決方案

而對于想要走 Chiplet 路線的芯片公司，Xcelium 的多核應用（Multi-Core App）是一個高度可擴展的用于加速門級仿真的解決方案。它自動將芯片設計分解成若干個獨立的部分，并在服務器的并行內核上對其進行仿真，從而大大縮短了 SystemVerilog 設計的仿真用時，尤其適用于大規(guī)模設計。

結語

總的來說，我們正處在芯片行業(yè)的一個變革時期，創(chuàng)新和速度是成功的關鍵。新技術的快速發(fā)展和新需求的持續(xù)涌現(xiàn)，使得芯片設計的復雜度呈現(xiàn)指數(shù)級增長。而在這個過程中，如何提高生產(chǎn)效率，如何縮短產(chǎn)品上市時間，這都是設計工程師面臨的挑戰(zhàn)。仿真器的介入，將是芯片廠商們探索新技術、解決復雜芯片設計難題的得力工具。

相信在 Xcelium Logic Simulator 及多種 Apps 組合，大小型芯片公司都能夠更自信地迎接新一代芯片設計過程中的復雜性挑戰(zhàn)，快速推進設計驗證，將創(chuàng)新產(chǎn)品迅速推向市場，朝著更高、更遠的未來邁進。