LTC1668工作在士5 V雙極性電壓供電情況下，其參考電壓由內(nèi)部提供，輸出采用單端電流輸出模式。寬帶放大器LT1812完成電流一電壓轉(zhuǎn)換，最終輸出符合要求的正弦信號。

2.3 軟件設計

　　FPGA是驅(qū)動電路的控制核心。FPGA接收ADC轉(zhuǎn)換的光強信息數(shù)據(jù)，并傳送給DSP;再根據(jù)DSP計算所得的數(shù)據(jù)(即正弦驅(qū)動信號的頻率f)判斷是否符合要求，若符合要求則進入DDS子模塊，得到幅度碼并發(fā)送給LTC1668，以輸出需要的正弦波。FPGA主模塊流程圖如圖6(a)所示。

　　式中：fo是輸出頻率;fref為DDS參考時鐘頻率，由FPGA將晶振輸入時鐘經(jīng)內(nèi)部鎖相環(huán)分頻后產(chǎn)生。

　　由相位步進累加可得到相位碼，再尋址波形存儲器即可完成相位——幅度轉(zhuǎn)換，得到相應的幅度碼，輸出給主模塊。由于驅(qū)動信號為正弦波，波形存儲器直接調(diào)用FPGA內(nèi)部模塊sin_COS_lookup_table，輸入與輸出數(shù)據(jù)位寬均為16位。DDS子模塊流程圖如圖6(b)所示。

　　2.4 實驗測試結(jié)果

　　實驗時設定4路正弦驅(qū)動信號V1，V2，V3，V4的頻率分別為f1=2 000 Hz，f2=1 000 Hz，f3=1 800 Hz，f4=1 500 Hz。

　　示波器上觀測的波形如圖7所示。

　　波形使用雙通道示波器觀測，2通道探頭設置為10檔。從圖7中可以看出，輸出波形較為穩(wěn)定。如果在FPGA程序內(nèi)增大sin_COS_lookup_table模塊的輸入數(shù)據(jù)位寬，也即增大采樣點數(shù)，可以得到精度更高的輸出波形。

　　3 結(jié) 語

　　實驗測試結(jié)果表明，所設計的調(diào)制電路能夠輸出4路頻率可調(diào)的正弦信號，輸出信號穩(wěn)定，控制靈活，工作性能可靠。該方法思路簡單，采用Verilog語言設計并調(diào)用FPGA內(nèi)部模塊，設計靈活透明，且外圍電路較為簡易，具有良好的實用性和性價比。