全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司日前宣布其新版Allegro® TimingVision™ environment加速高速接口設(shè)計高達(dá)67%。使用Cadence® Allegro PCB Designer中的TimingVision environment，能大大縮短高速PCB接口設(shè)計周期，并確保接口信號滿足時序要求。如今先進(jìn)的主流協(xié)議，包括DDR3/DDR4、 PCI Express及SATA等協(xié)議，隨著數(shù)據(jù)傳輸速率的提高及供電電壓的降低，這個功能將越來越重要。

　　TimingVision environment 使用嵌入式時序引擎，用于分析整個接口結(jié)構(gòu)和開發(fā)時序目標(biāo)，以幫助設(shè)計人員直接在Layout時實(shí)現(xiàn)可視化的實(shí)時延遲及相位信息。這大大減少手動編輯及整體實(shí)現(xiàn)的時間。當(dāng)結(jié)合Cadence Sigrity™ power-aware的SI分析工具，TimingVision environment能夠快速分析及調(diào)整符合標(biāo)準(zhǔn)的接口設(shè)計，減少修復(fù)時序問題的時間。

　　TimingVision environment非常適用于任何高速接口的PCB，特別適用于PC、平板電腦、智能手機(jī)和云數(shù)據(jù)中心架構(gòu)應(yīng)用。其主要功能包括：

　　· TimingVision environment在設(shè)計畫布編輯期間對有源信號和相關(guān)信號提供動態(tài)反饋

　　· 自動交互式相位調(diào)整(AiPT)對選定組的差分給予靜態(tài)和動態(tài)的相位約束補(bǔ)償

　　· 自動交互式延遲調(diào)整(AiDT)對選定組的信號，例如字節(jié)通道物理設(shè)計指定的傳播延遲、相對傳播延遲和總蝕刻長度約束給予補(bǔ)償。

　　“使用這種新的Allegro技術(shù)可終結(jié)所有我們花費(fèi)在布線和調(diào)整時間所遭受的挫折。對于我們團(tuán)隊所節(jié)省的所有時間可直接用于企業(yè)新項目的需求。”Pegatron計算機(jī)輔助工程副總監(jiān)Sky Huang表示。

　　“Cadence處于獨(dú)特的位置可解決從芯片到最終產(chǎn)品的所有高速IP實(shí)現(xiàn)和驗(yàn)證需求，”Cadence研發(fā)副總裁AJ Incorvaia表示，“引進(jìn)TimingVision environment，PCB設(shè)計人員現(xiàn)在有了一個成熟和高效的解決方案以滿足日益復(fù)雜的時序收斂的挑戰(zhàn)。”

　　TimingVision environment同自動交互式布線環(huán)境一起作為Allegro PCB High-Speed Option的一部分目前已經(jīng)上市。