引言

　　在許多信號(hào)處理和無(wú)線電通訊設(shè)備中，D/A轉(zhuǎn)換器是限制整個(gè)系統(tǒng)精度和速度的關(guān)鍵器件[1]。隨著CMOS集成電路技術(shù)的不斷發(fā)展和DAC結(jié)構(gòu)的不斷創(chuàng)新，現(xiàn)在采用亞微米或深亞微米CMOS工藝可實(shí)現(xiàn)高速、高分辨率的DAC。本文介紹了一種采用分段電流舵DAC結(jié)構(gòu)，在保證高速采樣的同時(shí)，使積分非線性誤差(INL)和微分非線性誤差(DNL)達(dá)到最小化，從而設(shè)計(jì)完成了一種基于0.35μm CMOS工藝的14位 210MSPS DAC。該轉(zhuǎn)換器采用分段電流沉，在該結(jié)構(gòu)中，5位最高有效位控制31個(gè)電流源，4位中間位控制15個(gè)電流源，5位最低有效位直接控制二進(jìn)制權(quán)電流源。由于通信系統(tǒng)要求DAC具有高精度的滿量程輸出電流和良好的動(dòng)態(tài)性能，而輸出電流精度主要受帶隙電壓基準(zhǔn)源控制，動(dòng)態(tài)性能則主要受電流轉(zhuǎn)換驅(qū)動(dòng)電路和電流源開(kāi)關(guān)控制，因此本文在分析14位DAC系統(tǒng)結(jié)構(gòu)的同時(shí)，也分析了內(nèi)置的帶隙電壓基準(zhǔn)源、分段電流源開(kāi)關(guān)序列布局和電流開(kāi)關(guān)驅(qū)動(dòng)電路，其中帶隙電壓基準(zhǔn)源可以通過(guò)外圍管腳實(shí)現(xiàn)外部基準(zhǔn)電壓源截止和取代。最后給出了基于0.35μm 1P3M CMOS工藝的14位DAC的設(shè)計(jì)仿真和測(cè)試結(jié)果。

　　1 DAC轉(zhuǎn)換器結(jié)構(gòu)

　　為了達(dá)到高速14位精度DAC的要求，一般采用電流沉結(jié)構(gòu)。這是因?yàn)楦鶕?jù)電子學(xué)原理，電流工作模式比電壓工作模式快，電源利用效率高。同時(shí)考慮到性能和面積的關(guān)系，整個(gè)轉(zhuǎn)換器采用了5+4+5的分段結(jié)構(gòu)，可以有效減小浪涌引起的性能退化。

圖1給出了14位DAC的結(jié)構(gòu)框圖，由參考電源、偏置電路、電流源陣列、高速鎖存器、解碼電路和差分模擬開(kāi)關(guān)等組成。該電路在工作時(shí)，輸入的14位數(shù)字信號(hào)存放在內(nèi)部寄存器，其中高5位和中間4位經(jīng)過(guò)解碼邏輯，把二進(jìn)制碼轉(zhuǎn)變?yōu)闇囟扔?jì)碼，為了保持延時(shí)的一致性，低5位則經(jīng)過(guò)偽解碼。解碼后的數(shù)據(jù)控制電流源陣列的電流源打開(kāi)或關(guān)斷，從而控制電流的增加或減小。本設(shè)計(jì)內(nèi)有1.2V參考電壓源，以及相應(yīng)的偏置電路，可以根據(jù)需要選擇內(nèi)部參考或外部參考。

　　2 線性度保證

　　影響DAC線性度的主要有兩種誤差來(lái)源：隨機(jī)誤差和系統(tǒng)誤差。隨機(jī)誤差主要指由于工藝的變化帶來(lái)的電流源失配引起的誤差。我們通過(guò)Monte-Carlo仿真工藝變化引起的良率變化，可以確定單位電流源的允許變化范圍。根據(jù)文獻(xiàn)[2]可知，兩個(gè)單位電流源的標(biāo)準(zhǔn)偏差是偏置電壓和溝道尺寸的函數(shù)。

　　是與工藝相關(guān)的工藝常數(shù)，因而(1)式具有通用性。由式(1)可以看出，采用面積較大的單位電流源可以減小誤差。

　　系統(tǒng)誤差主要指由于工藝梯度分布帶來(lái)的誤差?？梢圆捎脙?yōu)化版圖、特殊走線方法和優(yōu)化開(kāi)關(guān)時(shí)序減小誤差，但不能完全消除。

　　3 關(guān)鍵電路設(shè)計(jì)

　　3.1 參考電源設(shè)計(jì)

　　對(duì)于高分辨率轉(zhuǎn)換器，參考電源是整個(gè)電路的基準(zhǔn)，應(yīng)該特別穩(wěn)定和精確，與電源、工藝變化關(guān)系甚微。現(xiàn)代CMOS工藝中帶隙參考基本具備這些條件，因此我們選用帶隙參考源。如圖2所示。

　　圖2中，Q1、Q2、Q3、Q4和Q5是寄生的襯底PNP三極管，可在標(biāo)準(zhǔn)的CMOS工藝中實(shí)現(xiàn)。Q1和Q2，Q3和Q4都以射隨器的形式相連，這樣可以減小運(yùn)放失調(diào)引起的誤差。Q5面積是Q3的2倍，I5、I4、I10和I11是尺寸完全相同的晶體管，I22的寬長(zhǎng)比是I4的2倍，它們的柵電壓由負(fù)反饋運(yùn)放的輸出提供，它們的作用是作為電流源，為各個(gè)支路提供偏置電流。電阻R1的作用是使A點(diǎn)和B點(diǎn)的電壓產(chǎn)生差值，從而使基準(zhǔn)源起作用。電阻R4和R5在PTAT電流之路上，通過(guò)它們的分壓，產(chǎn)生一個(gè)基準(zhǔn)電壓REFI，REFLO端則是用來(lái)控制Q5，使該支路起作用產(chǎn)生REFI的。下面，就通過(guò)計(jì)算詳細(xì)地介紹本設(shè)計(jì)基準(zhǔn)源的工作原理。

　　本設(shè)計(jì)中，m=8，VEB的溫度系數(shù)是-1.5～2mV/℃，VT的溫度系數(shù)是0.085 mV/℃，所以，為了讓上式等于0，本設(shè)計(jì)取R5/R1為2.12～2.83。

　　本設(shè)計(jì)中的帶隙基準(zhǔn)源經(jīng)過(guò)調(diào)整，在室溫下的輸出為1.207V。

　　圖3示出了用spectre仿真器對(duì)基準(zhǔn)源在-55℃-125℃的范圍內(nèi)進(jìn)行溫度掃描的結(jié)果，如圖3。

　　從圖3可以看出，帶隙電壓的溫度相關(guān)性曲線是一條拋物線的形狀，在室溫時(shí)，該曲線達(dá)到頂點(diǎn)，這很符合設(shè)計(jì)要求。從圖3我們可以算出電壓基準(zhǔn)源的溫度系數(shù)為15ppm/℃。

　　3.2 高速電流開(kāi)關(guān)及開(kāi)關(guān)信號(hào)設(shè)計(jì)

　　電流開(kāi)關(guān)設(shè)計(jì)的關(guān)鍵參數(shù)是導(dǎo)通電阻和時(shí)鐘饋通。為了減小開(kāi)關(guān)上的電壓降對(duì)電流源線性度的影響，開(kāi)關(guān)的導(dǎo)通電阻必須很小。對(duì)時(shí)鐘饋通，我們采用了差分反向抵消技術(shù)和溝道電荷吸收技術(shù)，可以有效地減小信號(hào)饋通引起的失真。另外，我們采用了擺幅限制電路來(lái)提高電路工作的速度。

　　開(kāi)關(guān)信號(hào)的設(shè)計(jì)對(duì)D/A轉(zhuǎn)換器的性能也有比較大的影響，對(duì)高速高性能應(yīng)用，必須保證開(kāi)關(guān)信號(hào)的驅(qū)動(dòng)電路足夠快和精確，而且要盡量減小抖動(dòng)和浪涌的產(chǎn)生，必須認(rèn)真進(jìn)行設(shè)計(jì)。

　　本設(shè)計(jì)中電流開(kāi)關(guān)包括電流開(kāi)關(guān)驅(qū)動(dòng)電路和電流控制開(kāi)關(guān)兩部分。電流開(kāi)關(guān)驅(qū)動(dòng)電路產(chǎn)生用于控制電流開(kāi)關(guān)的信號(hào)，因此是對(duì)DAC的動(dòng)態(tài)性能影響最大的電路模塊之一。電流開(kāi)關(guān)驅(qū)動(dòng)電路的前級(jí)電路是同步鎖存器，電流開(kāi)關(guān)驅(qū)動(dòng)電路根據(jù)同步鎖存器的互補(bǔ)輸出信號(hào)驅(qū)動(dòng)電流開(kāi)關(guān)。電流開(kāi)關(guān)驅(qū)動(dòng)電路對(duì)輸入信號(hào)進(jìn)行緩沖，并為電流開(kāi)關(guān)提供盡可能好的控制信號(hào)。開(kāi)關(guān)信號(hào)的設(shè)計(jì)對(duì)D/A轉(zhuǎn)換器的性能也有比較大的影響。因?yàn)槲覀兪菍?duì)電流源進(jìn)行開(kāi)關(guān)，必須保證電流開(kāi)關(guān)不能完全關(guān)斷，否則在關(guān)斷時(shí)會(huì)使電流源輸出電壓飄向電源電壓;而當(dāng)開(kāi)關(guān)打開(kāi)時(shí)，由于電流源兩端的電勢(shì)差不能突變，否則會(huì)引入較大的浪涌。極端情況下，電流源的晶體管可能進(jìn)入線性區(qū)，使輸出阻抗變?cè)?。為了避免這種情況發(fā)生，我們采用差分開(kāi)關(guān)結(jié)構(gòu)，這樣就始終存在電流通路。開(kāi)關(guān)信號(hào)應(yīng)保持完全匹配，使浪涌降低到最小程度。另外，應(yīng)保持開(kāi)關(guān)信號(hào)的上升時(shí)間和下降時(shí)間盡可能相等。

　　電流開(kāi)關(guān)驅(qū)動(dòng)電路及其仿真結(jié)果波形如圖4所示。

　　在本設(shè)計(jì)中，電流開(kāi)關(guān)是PMOS管差分對(duì)的結(jié)構(gòu)，并設(shè)計(jì)在同一N阱中，從而較好地避免了開(kāi)關(guān)噪聲和浪涌能量等不利影響。同時(shí)為了降低時(shí)鐘饋通的影響，我們加入了冗余晶體管結(jié)構(gòu)。電流開(kāi)關(guān)電路結(jié)構(gòu)如圖5所示。

圖5中的電流開(kāi)關(guān)由6個(gè)PMOS管組成，M1和M2并聯(lián)，M3和M4并聯(lián)，他們構(gòu)成了一對(duì)差分開(kāi)關(guān)，而M5和M6是冗余晶體管。信號(hào)IN1與IN2是上級(jí)電路——電流開(kāi)關(guān)驅(qū)動(dòng)電路輸出的互補(bǔ)開(kāi)關(guān)控制信號(hào)，由于他們的高電平是comp2，所以本電路中晶體管的襯底都接comp2，這樣就能夠降低偏襯效應(yīng)引起的噪聲。

　　3.3 電流調(diào)整電路

　　本設(shè)計(jì)可以通過(guò)熔絲編程技術(shù)，對(duì)高中低位的電流進(jìn)行調(diào)整，從而降低芯片的INL、DNL和增益誤差，使芯片的性能得以提高。對(duì)電流的調(diào)整需要控制成比例電流的添加或抽取，但是此控制要通過(guò)電流源開(kāi)關(guān)實(shí)現(xiàn)，控制這些開(kāi)關(guān)的就是熔斷絲電路陣列。在編程熔斷狀態(tài)下，通過(guò)編程來(lái)熔斷相應(yīng)的熔斷絲，以使該熔斷絲電路控制的電流源開(kāi)關(guān)處于常開(kāi)狀態(tài)，從而實(shí)現(xiàn)對(duì)芯片線性度的永久修正。編程端口對(duì)熔斷絲陣列的控制是通過(guò)行列譯碼器實(shí)現(xiàn)的。

　　4 測(cè)試結(jié)果

　　通過(guò)電路和版圖優(yōu)化設(shè)計(jì)，以及采用校準(zhǔn)技術(shù)，轉(zhuǎn)換器性能有了較大提高。表1給出了采用0.35μm 1P3M CMOS工藝得到的樣片電路測(cè)試結(jié)果。在輸出5.04MHz(@SPAN 4MHz)時(shí)，其SFDR為84.9dB。

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