一直以來,信號完整性都是模擬工程師考慮的問題,但是隨著串行數(shù)據(jù)鏈接的傳輸速率向GHz級發(fā)展,數(shù)字硬件設(shè)計人員現(xiàn)在也必須關(guān)注這個重要的問題。

目前,芯片之間的高速串行鏈接已經(jīng)獲得了廣泛的應(yīng)用,用于提高較窄的總線帶寬的吞吐量。一些最新的DSP和處理器已經(jīng)開始采用串行RapidIO對于很多硬件設(shè)計人員來說,芯片間通訊使用超過300MHz的總線速率是一個新的挑戰(zhàn),而設(shè)計出GHz級數(shù)據(jù)傳輸速率的高質(zhì)量數(shù)據(jù)鏈接則要求更多的細心和了解,才能確保電路板設(shè)計和噪音不會損害到性能。

本文探討設(shè)計人員可能會面臨的一些信號完整性(SI) 問題和注意事項,重點介紹他們面臨的問題,并提出一些建議。為了舉例說明如何應(yīng)用這些原則,本文介紹了一種16 端口串行RapidIO交換機。

注意事項

信號質(zhì)量非常重要,在串行RapidIO 中,它是通過接收眼的大小和形狀來量化的。接收眼是一種無限延續(xù)的軌跡,在接收眼中,波形會隨著上一個軌跡不斷延續(xù)（圖1）。如果信號路徑中吸收了噪音或其它隨機信號,便會引起信號抖動和接收眼收縮,從而導(dǎo)致信號質(zhì)量下降。

圖1 包含一個接收眼圖的范圍軌跡

圖2 脈沖過沖和下沖的典型特征

在超過300MHz 的頻率上,適用于較低頻率電路板設(shè)計的大部分最佳做法都需要修改。FR4材料或許還能夠成功用作基礎(chǔ)材料,但是在更高的頻率上,則需要在阻抗計算和軌跡建模中重新考慮材料的介電常數(shù)和損耗系數(shù)。通孔通路的設(shè)計也變得十分重要,因為未使用的管狀長度會表現(xiàn)出同較厚的電路板和背板不匹配的阻抗。請貼出設(shè)計模擬以便對性能進行檢驗,并注意信號完整性不太理想的路徑,同時指出串音區(qū)域。

阻抗不匹配造成的反射會導(dǎo)致形成差分對的信號線（圖2）出現(xiàn)過沖、下沖和振鈴,以及接收眼縮小。
布線層的變更、跳出路徑設(shè)計不當和連接器選擇不當也會造成信號中產(chǎn)生不匹配的人為干擾。串行RapidIO 接口的阻抗要求是100Ω差分。建議的構(gòu)造方法是采用邊緣耦合差分帶狀線（或稱共面帶狀線）,圖3 顯示的正是這種方法,圖中同時提供了單端和差分阻抗的方程式。布線時應(yīng)當最大限度地減少在不同層之間的轉(zhuǎn)換。除了BGA 襯墊之外,通常每個路徑最多允許兩個通路。

回流電流路徑的定義是電流回到出發(fā)點時經(jīng)過的路徑- 通過地層、電源層、其它信號路徑以及通過IC。返回路徑的完整性可通過繪制一個追蹤電流從驅(qū)動器經(jīng)信號導(dǎo)線到達接收器的環(huán)路來進行評估- 循環(huán)的區(qū)域越小,產(chǎn)生的自感應(yīng)系數(shù)也越低。

以下設(shè)計規(guī)則適用于所有的返回路徑。

-不要通過參考層的裂口傳送受阻抗約束的信號。
-不要在參考層上傳送信號。

-更改信號層不能強迫返回路徑對參考層進行更改。如果必須對參考層進行更改,請從一個VSS 參考層更改到另一個VSS 參考層,并在盡可能接近信號通路的地方放置一個連接這兩個層的通路。此規(guī)則同樣也適用于從一個VCC 層到另一個VCC 層進行參考層更改。