對(duì)AD9852內(nèi)部控制寄存器可以進(jìn)行并口或串口的讀寫操作。因?yàn)锳D9852的串口傳輸速率最大僅為10MHz，而并口傳輸速率可達(dá)高達(dá)100MHz，為了提高DSP對(duì)AD9852的控制速度，本系統(tǒng)采用了并行接口方式，三片AD9852的8位數(shù)據(jù)總線同時(shí)占用DSP數(shù)據(jù)總線的D0～D7位，它們的6位地址總線同時(shí)點(diǎn)用DSP地址總線的A2～A7位。由于AD9852器件沒有片選輸入信號(hào)。需要利用DSP的寫信號(hào)/AWR、片選信號(hào)/CE0和高位地址數(shù)據(jù)線的第A21～A20位，并由EPLD對(duì)其進(jìn)行譯碼要成WRB NO.1、WRB NO.2和WRB NO.3寫信號(hào)，分別控制三片AD9852器件的寫信號(hào)WRB，該寫信號(hào)負(fù)責(zé)把數(shù)據(jù)總線上的數(shù)據(jù)寫入到AD9852的I/O緩沖寄存器中數(shù)據(jù)總線上數(shù)據(jù)寫入到AD9852的I/O緩沖寄存器中進(jìn)行緩存，這樣就實(shí)現(xiàn)了片選不同AD9852芯片目的。

　　TMS320C6701還控制EPLD產(chǎn)生三片AD9852需要的復(fù)位信號(hào)RESET和外部更新時(shí)鐘EXT I/O UPDATECLK。為了使三片AD9852和EPLD之間系統(tǒng)時(shí)鐘同步，它們的外部參考時(shí)鐘REFCLK由同一個(gè)50MHz的溫補(bǔ)晶振提供。[next]

　　3 三片AD9852同步工作的關(guān)鍵技術(shù)

　　為了實(shí)現(xiàn)三片AD9852輸出信號(hào)波形相位同步，必須保證所有的AD9852芯片在同一個(gè)系統(tǒng)時(shí)鐘節(jié)拍下工作，每個(gè)AD9852的系統(tǒng)時(shí)鐘之間的相位誤差應(yīng)該最大不超過一個(gè)周期。AD9852內(nèi)部系統(tǒng)時(shí)鐘形成原理圖如圖2所示。AD9852有關(guān)分或單端兩種參考時(shí)鐘形式，它們既可以直接形成系統(tǒng)時(shí)鐘，又可以通過參考時(shí)鐘倍頻器倍頻后形成系統(tǒng)時(shí)鐘，選擇哪種參考時(shí)鐘和是否通過參考時(shí)鐘倍頻器倍頻可由用戶根據(jù)需要自行設(shè)置；異步的外部更新時(shí)鐘經(jīng)過邊沿檢測(cè)電路后與系統(tǒng)時(shí)鐘同步，形成上升沿，觸內(nèi)部控制寄存器更新內(nèi)容。從上述分析中可以看出，只有三處AD9852芯片參考時(shí)鐘同步，才能避免它們系統(tǒng)時(shí)鐘彼此之間不同步。下面介紹影響三片AD9852芯片同步工作的幾個(gè)關(guān)鍵信號(hào)。

　　3.1 參考時(shí)鐘信號(hào)

　　實(shí)現(xiàn)多片AD9852芯片同步的首要要求是每個(gè)AD9852的輸入?yún)⒖紩r(shí)鐘之間必須有最小的相位差。本系統(tǒng)要求用一個(gè)時(shí)鐘信號(hào)源產(chǎn)生四路相干時(shí)鐘分別分配給EPLD和三片AD9852，這給保證時(shí)鐘信號(hào)的驅(qū)動(dòng)能力和信號(hào)完整性帶來了難度。本系統(tǒng)的解決辦法是將溫補(bǔ)晶振產(chǎn)生的信號(hào)首先傳送到一個(gè)零延遲時(shí)鐘驅(qū)動(dòng)芯片CY2305的輸入端，再由該芯片輸出四路同步時(shí)鐘信號(hào)，其中一路時(shí)鐘直接供給EPLD，其它三路時(shí)鐘分別輸入給三個(gè)MAX9371芯片，此芯片把輸入的單端LVTTL電平時(shí)鐘轉(zhuǎn)化成差分LVPECL電平時(shí)鐘后，再分別輸入給三片AD9852芯片。為了使輸入到每個(gè)AD9852的參考時(shí)鐘信號(hào)的延遲時(shí)間保持一致，需要采用蛇形差分對(duì)的走線方法精心布線，使參考時(shí)鐘PCB走線距離相同。本系統(tǒng)AD9852的參考時(shí)鐘之所以采用差分輸入模式，是因?yàn)樗粌H可以抑制時(shí)鐘信號(hào)上的共模噪聲，而且它還具有最小的率和更短的上升和下降時(shí)間（小于1ns）。

　　3.2 更新時(shí)鐘信號(hào)

　　在對(duì)AD9852進(jìn)行控制編程時(shí)，寫入AD9852的數(shù)據(jù)首先被緩存在內(nèi)部的I/O緩沖寄存器中，不會(huì)影響到AD9852的工作狀態(tài)；只有當(dāng)AD9852的更新時(shí)鐘信號(hào)的上升沿到來時(shí)，觸發(fā)I/O緩沖寄存器把數(shù)據(jù)傳送給內(nèi)部控制寄存器以后才改變AD9852的工作狀態(tài)。更新時(shí)鐘信號(hào)的產(chǎn)生有兩種方式，一種是由AD9852芯片內(nèi)部自動(dòng)地產(chǎn)生，用戶可以對(duì)更新時(shí)鐘的頻率進(jìn)行編程來產(chǎn)生固定周期的內(nèi)部更新時(shí)鐘；另一種是由用戶提供外部更新時(shí)鐘，此時(shí)AD9852 I/O UD引腳為輸入引腳，由外部控制器提供信號(hào)。

　　在同時(shí)定改三片AD9852內(nèi)部的頻率和相痊控制寄存器的過程中，為了防止因數(shù)據(jù)建立和保持時(shí)間的原因而出現(xiàn)編程信息傳輸錯(cuò)亂，使AD9852的輸出信號(hào)失去同步，本系統(tǒng)使用由EPLD提供的同一個(gè)外部更新時(shí)鐘信號(hào)。若使用AD9852內(nèi)部更新模式，盡管可以簡(jiǎn)化系統(tǒng)設(shè)計(jì)，但因?yàn)锳D9852內(nèi)部時(shí)鐘頻率較高，會(huì)受到AD8952接口速率的限制，使AD9852的控制時(shí)序不易控制。對(duì)外部更新時(shí)鐘信號(hào)的PCB布線同參考時(shí)鐘的要求一樣，必須使它的上升沿同時(shí)到達(dá)每片AD9852.