硬件結(jié)構(gòu)如圖6所示。圖像輸入FPGA—P，各DSP分別外擴(kuò)一片雙口RAM，且將總線EMIFA接到FPGA—P。FPGA—P可用來(lái)完成圖像時(shí)序處理、圖像數(shù)據(jù)的轉(zhuǎn)換、圖像濾波等預(yù)處理工作，且可以靈活地將處理后的圖像數(shù)據(jù)保存到大容量公用數(shù)據(jù)存儲(chǔ)器SRAM中，并將各DSP訪問(wèn)的仲裁邏輯或分配保存到各DSP外擴(kuò)的雙口RAM中。這種結(jié)構(gòu)使系統(tǒng)可以輕松地適應(yīng)多路圖像輸入。

　　DSP陣列可以并行完成各種圖像處理算法。FPGA-C建立起DSP間的通信鏈路且暫存各DSP的處理結(jié)果。構(gòu)建通信鏈路的方法有：用FPGA—C在兩 DSP之間構(gòu)造FIF0或小容量雙口RAM，構(gòu)建EMIF—HPI通路等。DSP-M可以根據(jù)算法需求通過(guò)McBSP在線配置FPGA—C，F(xiàn)PGA—C 的配置文件存放在DSP—M外擴(kuò)的Flash中，這樣就實(shí)現(xiàn)了DSP對(duì)FPGA的在線可重構(gòu)。同時(shí)，DSP-M擴(kuò)展了USB、PCI、McBSP等多種接口用來(lái)輸出圖像處理結(jié)果。

　　3.2 實(shí)驗(yàn)及結(jié)果分析

　　系統(tǒng)用于實(shí)現(xiàn)4路分辨率為256×256、幀頻為50 Hz的8位圖像(如圖7所示)的移動(dòng)點(diǎn)源目標(biāo)識(shí)別。

　　處理過(guò)程包括圖像時(shí)序采集、轉(zhuǎn)換，圖像濾波，去除噪聲，姿態(tài)融合和目標(biāo)識(shí)別等環(huán)節(jié)。圖像分配和算法執(zhí)行所需平均時(shí)間僅為9.5 ms。

　　若用共享總線系統(tǒng)來(lái)實(shí)現(xiàn)，則多路圖像數(shù)據(jù)的存儲(chǔ)和分配以及處理器之間的通信將消耗大量時(shí)間，大大降低系統(tǒng)效率。若用分布式并行系統(tǒng)來(lái)實(shí)現(xiàn)，則姿態(tài)和多路圖像的綜合處理會(huì)給某一個(gè)處理器帶來(lái)很大的通信量和運(yùn)算量。將實(shí)驗(yàn)中的圖像處理任務(wù)在同等規(guī)模的3種系統(tǒng)上分別實(shí)現(xiàn)，執(zhí)行時(shí)間如圖8所示。

　　如圖9所示，這些不同形式的計(jì)算系統(tǒng)是性能和通用性的不同折衷?？芍貥?gòu)算系統(tǒng)代表了介于ASIC和通用處理器之間的計(jì)算途徑，在通用性和性能上都優(yōu)于傳統(tǒng)的硬件系統(tǒng)。圖像處理中數(shù)據(jù)量大、算法復(fù)雜，與其他計(jì)算技術(shù)相比，可重構(gòu)計(jì)算能充分發(fā)揮出效率優(yōu)勢(shì)?？芍貥?gòu)系統(tǒng)具有很多優(yōu)點(diǎn)，但重構(gòu)延遲和軟硬件劃分問(wèn)題是應(yīng)用中需要重點(diǎn)考慮的問(wèn)題。

　　結(jié) 語(yǔ)

　　傳統(tǒng)固定結(jié)構(gòu)并行圖像處理系統(tǒng)不能適應(yīng)多種圖像處理并行算法。而可重構(gòu)數(shù)字圖像并行處理系統(tǒng)數(shù)據(jù)流和結(jié)構(gòu)組織靈活，適于模塊化設(shè)計(jì)，能大大提高并行算法的執(zhí)行效率;有較強(qiáng)的通用性，同時(shí)其開(kāi)發(fā)周期較短，易于維護(hù)和擴(kuò)展?？芍貥?gòu)數(shù)字圖像并行處理系統(tǒng)為多媒體圖像處理提供了一個(gè)非常有價(jià)值的發(fā)展方向。