成本

對于SoC/ASIC來說，為最大限度壓縮成本，與次優(yōu)IP（常稱為“免費IP”）相比，設計師更愿選擇“節(jié)省空間”的IP參數(shù)。盡管有許多存儲器IP參數(shù)可供設計師免費選用，但在產(chǎn)品的整體收益性上，卻并不總是存在經(jīng)濟性最好的解決方案。在很多情況下，與“免費”存儲器IP相比，通過改善獲批的嵌入式存儲器IP的密度與性能來壓縮制造成本，其效果更為顯著。

在產(chǎn)品的整個壽命過程中，存儲器體積的優(yōu)化對量產(chǎn)成本的影響如表1所示。本表中，存儲器IP所占用的芯片空間以百分比表示?？赏ㄟ^芯片成本、量產(chǎn)效率以及產(chǎn)品壽命，計算高密度存儲器的成本壓縮效果。節(jié)省的IP空間根據(jù)圖4得出。從圖中可以看出，1T和6T存儲器的密度增量比值約為2：1.


表1：高密度IP與成本節(jié)約。

嵌入式存儲器IP選用指南

為讓您對存儲器設計中的可選要素有一個了解，現(xiàn)將帶有部分最先進功能的收費嵌入式存儲器類型總結如下。

單端口（6T）和雙端口（8T）SRAM IP：

由于這類存儲器架構大多適用于主流CMOS制造流程，無需額外的流程環(huán)節(jié)，因此基于傳統(tǒng)6T存儲單元的靜態(tài)RAM存儲器塊已成為ASIC/SoC制造中的主流。6T存儲單元采用了經(jīng)過實踐檢驗的由晶圓代工廠生產(chǎn)的可用于高速度、低功耗設計的6T/8T位單元，是大規(guī)模程序或數(shù)據(jù)存儲器塊的理想器件。6T存儲單元可用于存儲能力從幾位到幾兆位的存儲陣列。

根據(jù)設計師是采用針對高性能還是針對低功耗優(yōu)化的CMOS流程，采用此種結構的存儲陣列，經(jīng)過設計，可滿足多種不同的性能需求。經(jīng)高性能CMOS流程制造的SRAM塊，在功耗得到降低的同時，在40nm和28nm等高級流程節(jié)點的存取時間可降低到1ns以下。隨著流程節(jié)點的推進，外形尺寸的縮小，采用傳統(tǒng)6T存儲單元構建的靜態(tài)RAM，其單元尺寸將更小，存取用時也更短。

SRAM存儲單元的靜態(tài)特性使其可保留最小數(shù)目的支持電路，只需要對地址進行解碼，并向解碼器、傳感和計時電路的設計提供信號即可。

單端口（6T）和雙端口（8T）寄存器文件IP：

對于快速處理器緩存和較小的存儲器緩沖（最高約每個宏塊72Kbit）來說，這類寄存器文件存儲器IP是個不錯的選擇。寄存器同時具備占用空間最小、性能最快等特點。

單層可編程ROM IP：

這種結構功耗和速度均相對較低，特別適用于空間有限的微碼的存儲，固定數(shù)據(jù)的存儲，或體積穩(wěn)步遞增的應用程序的存儲。這類IP可支持多芯片組和不同長寬比，既縮小了芯片體積，又獲得了最佳速度。為加快設計周期，部分IP還提供了用以驅動存儲器編譯器的編程腳本語言。