第5章基帶整體功能仿真與實(shí)現(xiàn)

5.1系統(tǒng)原理圖和功能仿真

本文的設(shè)計(jì)中采用Verilog HDL編寫(xiě)各個(gè)模塊，并在原理圖編輯界面將各個(gè)模塊連接起來(lái)，得到了整個(gè)系統(tǒng)的頂層文件。這樣即能夠簡(jiǎn)單明了的對(duì)各個(gè)模塊進(jìn)行描述，又能夠?qū)φ麄€(gè)系統(tǒng)有清晰、直觀的認(rèn)識(shí)。

圖5.1 MB-OFDM-UWB 頂層模塊圖

為了驗(yàn)證設(shè)計(jì)的可行性，在整個(gè)基帶系統(tǒng)中，加入MAC_SOURCE模塊作為基帶系統(tǒng)的數(shù)據(jù)源，它在時(shí)鐘信號(hào)和復(fù)位信號(hào)的作用下，通過(guò)計(jì)數(shù)器控制計(jì)數(shù)，向MCU發(fā)送請(qǐng)求信號(hào)（TXSTART_REQ）后和28比特PHY_TXSTART信號(hào)，以及80比特的MAC頭和5個(gè)OFDM符號(hào)數(shù)據(jù)。

通過(guò)對(duì)工程文件進(jìn)行綜合、布局布線(xiàn)后仿真，得到如圖5.3所示的完整的數(shù)據(jù)處理過(guò)程。從圖中可以看出，當(dāng)接收到MAC層發(fā)送傳輸數(shù)據(jù)請(qǐng)求信號(hào)（TXSTART_REQ）后，向MAC層發(fā)送DATA_REQ信號(hào)，當(dāng)接收到8位并行數(shù)據(jù)DATA_IN后，對(duì)其進(jìn)行并串轉(zhuǎn)換，加擾得到串行輸出SCRAM_DOUT，接下來(lái)經(jīng)過(guò)3/4編碼輸出DCONV_DOUT，交織后得到DINT_DOUT，對(duì)交織后數(shù)據(jù)做QPSK映射，輸出復(fù)數(shù)信號(hào)，DM_RE為信號(hào)實(shí)部，DM_IM為信號(hào)虛部，然后插入導(dǎo)頻和保護(hù)子載波數(shù)據(jù)，得到DPI_RE和DPI_IM，對(duì)其做IFFT變換，獲得輸出數(shù)據(jù)dataOutR和dataOutI兩路正交信號(hào)，最終完成5個(gè)OFDM符號(hào)數(shù)據(jù)的處理。仿真結(jié)果表明系統(tǒng)的功能和時(shí)序都完全符合要求。

布局布線(xiàn)后下載配置文件（.bit文件）到目標(biāo)板中運(yùn)行。用ChipScope 進(jìn)行在線(xiàn)測(cè)試，設(shè)定CB_CLK為ChipScope采樣觀測(cè)信號(hào)所用的時(shí)鐘，DATA_START為觸發(fā)信號(hào)，由于芯片資源有限，所以只對(duì)其中一些關(guān)鍵信號(hào)進(jìn)行采樣，采樣深度設(shè)為2048，得到如圖5.7所示觀測(cè)結(jié)果，圖5.7所示的在線(xiàn)測(cè)試結(jié)果與圖5.3的后仿真結(jié)果吻合，驗(yàn)證了設(shè)計(jì)的正確性。

5.2本章小結(jié)

本章的主要工作在于，將第四章中實(shí)現(xiàn)的各個(gè)模塊在頂層模塊中進(jìn)行連接，在管腳約束、綜合、布局布線(xiàn)后，下載到FPGA目標(biāo)板上。通過(guò)布局布線(xiàn)后仿真和靜態(tài)時(shí)序分析，對(duì)設(shè)計(jì)的功能和時(shí)序進(jìn)行驗(yàn)證，結(jié)果表明本文設(shè)計(jì)的電路功能和時(shí)序都滿(mǎn)足要求，最后采用了在線(xiàn)片內(nèi)信號(hào)分析工具ChipScope Pro進(jìn)行在線(xiàn)測(cè)試，驗(yàn)證了系統(tǒng)的可行性。