(5)選擇語言類型和綜合工具。

　　如圖6.63所示，本實(shí)例中設(shè)置語言類型為Verilog，綜合工具為Xilinx XST。

　　圖6.62 ICON輸出路徑和FPGA系列設(shè)置對話框

　　圖6.63 設(shè)置語言和綜合工具

　　(6)生成ICON核。

　　如圖6.64顯示為生成的ICON核的相關(guān)信息，如發(fā)現(xiàn)有誤，可以單擊“Previous”按鈕做修改后重新生成。

　　圖6.64 生成ICON核

　　(7)選擇集成邏輯分析儀(ILA核)。

　　生成ICON核后，單擊“Start Over”按鈕，回到核類型選擇頁，如圖6.65所示，選擇需要生成的核為ILA。

　　圖6.65 生成集成邏輯分析儀

　　(8)設(shè)置輸出路徑、器件參數(shù)和時鐘參數(shù)。

　　如圖6.66所示為設(shè)置路徑為新建工程所在路徑，器件為Spartan3，采樣時刻為時鐘的上升沿。

　　圖6.66 設(shè)置ILA輸出路徑、FPGA器件、采樣時刻對話框

　　(9)設(shè)置觸發(fā)參數(shù)。

　　觸發(fā)參數(shù)的設(shè)置包括：觸發(fā)端口數(shù)目(Number of input Trigger ports)、每個觸發(fā)端口的觸發(fā)寬度(Trigger Width)、觸發(fā)條件判斷單元個數(shù)(Match Units)和類型(Match Type)等。

　　此外，“Enable Trigger Sequencer”選項(xiàng)用于使能觸發(fā)條件鏈。即設(shè)置觸發(fā)條件為一“條件鏈”，只有依次滿足“條件鏈”上的各個條件時才會被觸發(fā)。如圖6.67所示，如有與圖中參數(shù)設(shè)置不一致之處，請自行修改。

　　(10)設(shè)置存儲深度和數(shù)據(jù)位寬。

　　存儲深度即在滿足觸發(fā)條件后要采集多少數(shù)據(jù)，存儲深度的大小由FPGA的RAM資源大小決定。由于ChipScope所采集的數(shù)據(jù)都是保存在FPGA內(nèi)部，因此存儲深度的大小不能超過FPGA的RAM的最大值。如圖6.68所示，選擇“Data Same As Trigger”選項(xiàng)表示數(shù)據(jù)信號與觸發(fā)信號相同，數(shù)據(jù)位寬即為觸發(fā)端口的觸發(fā)寬度。

　　(11)設(shè)置語言類型和綜合工具。

　　如圖6.69所示，本實(shí)例中選擇Verilog及Xilinx XST。