隨著模數(shù)轉(zhuǎn)換器(ADC)的設(shè)計與架構(gòu)繼續(xù)采用尺寸更小的過程節(jié)點，一種新的千兆赫ADC產(chǎn)品應(yīng)運而生。能以千兆赫速率或更高速率進(jìn)行直接RF采樣且不產(chǎn)生交織偽像的ADC為通信系統(tǒng)、儀器儀表和雷達(dá)應(yīng)用的直接RF數(shù)字化帶來了全新的系統(tǒng)解決方案。

　　最先進(jìn)的寬帶ADC技術(shù)可以實現(xiàn)直接RF采樣。就在不久前，唯一可運行在GSPS (Gsample/s)下的單芯片ADC架構(gòu)是分辨率為6位或8位的Flash轉(zhuǎn)換器。這些器件能耗極高，且通常無法提供超過7位的有效位數(shù)(ENOB)，這是由于Flash架構(gòu)的幾何尺寸與功耗限制需要取舍。

　　因此，對超過1 GHz的較高動態(tài)范圍模擬輸入信號進(jìn)行采樣的唯一方法，就是利用一個采樣時鐘來交錯連接多個高速ADC內(nèi)核，此采樣時鐘針對每個內(nèi)核都有精確的交錯相(或占空比)。模擬輸入需分割并多路復(fù)用至每一個ADC，這便為新信號噪聲進(jìn)入信號鏈及降低輸入功率創(chuàng)造了機(jī)會。雖然此方法能為某些應(yīng)用提供充分結(jié)果，但設(shè)計較復(fù)雜，并且在需要數(shù)字濾波的輸出頻域內(nèi)會產(chǎn)生糟糕的干擾交錯偽像。

　　1 快速還是半速?

　　在快速傅里葉變換(FFT)的頻率響應(yīng)中看到交錯“雜散”，其中每個內(nèi)部交錯式ADC內(nèi)核的輸入失調(diào)、增益、帶寬和樣本時序并非嚴(yán)格匹配。這便為系統(tǒng)設(shè)計人員增添了規(guī)劃復(fù)雜性，使其難以預(yù)先確定頻率內(nèi)的交錯偽像，進(jìn)而在數(shù)字后處理中避免或移除。

　　由于每一個ADC內(nèi)核都是分立的，因此在量產(chǎn)系統(tǒng)的壽命期間，這些性能參數(shù)極有可能產(chǎn)生較大的制造失配差異。這些失配會造成輸入信號的周期性不平衡，并且交錯式ADC的輸出端會出現(xiàn)雜散頻率。

　　現(xiàn)在，專有ADC技術(shù)可通過先進(jìn)架構(gòu)與算法防止雙通道和四通道交錯式ADC內(nèi)出現(xiàn)上述問題。使用兩個半速交錯式ADC會增加偽像，現(xiàn)在采用單個全速ADC可在無交錯雜散的條件下實現(xiàn)同樣的性能。工廠調(diào)整算法和片內(nèi)校準(zhǔn)可確保每一個ADC工作在預(yù)期的高性能標(biāo)準(zhǔn)下，避免受多個分立交錯式內(nèi)核的失配差異影響。

　　在通常頻譜純凈的FFT中觀察到雜散頻率時，會減小其他噪聲相關(guān)的載波信號的可用無雜散動態(tài)范圍(SFDR)。為了改善GSPS ADC的SFDR，除了使用交織式內(nèi)核，現(xiàn)在又發(fā)展出新架構(gòu)和算法。這樣，系統(tǒng)設(shè)計人員不必再使用專用ADC后處理例程來鑒別并移除干擾交錯雜散(圖1)。

　　2 簡化路由

　　10/12/14位分辨率的多個千兆采樣轉(zhuǎn)換器可在短時間內(nèi)產(chǎn)生大量輸出數(shù)據(jù)。使用低壓差分?jǐn)[幅(LVDS)數(shù)據(jù)可能需要2.5 Gsample/s、12位ADC的30條1 Gbps并行通道。就系統(tǒng)布局來說，針對每個ADC處理30個差分LVDS對可能會對路由和保持匹配長度提出挑戰(zhàn)。使用JESD204B，則僅采用6條或8條差分通道即可發(fā)送同等數(shù)據(jù)。