Mentor Graphics公司今天宣布即時推出 EZ-VIP 效率包。該效率包面向使用 Questa® Verification IP (QVIP) 的 ASIC 和 FPGA 驗證團隊，可將創(chuàng)建、實例化、配置和連接 QVIP 測試平臺的時間縮短 5 倍以上，從而顯著提高效率。這就意味著，驗證團隊可以將更多的時間花在 QVIP 上，以驗證他們的設(shè)計在功能上是否正確。

　　EZ-VIP 包由 QVIP 配置軟件、一個 VIP 調(diào)通服務(wù)包和一個全新的 EZ-VIP API 組成。其中，QVIP配置軟件可針對 QVIP 庫中的所有協(xié)議(包括 PCIe、AMBA、USB、以太網(wǎng)、MIPI 和內(nèi)存協(xié)議)創(chuàng)建、實例化和配置 UVM 測試平臺，這樣可以避免手動編寫這些測試平臺時所造成的耗時且容易出錯的概率。在許多驗證項目中，要先創(chuàng)建一個復(fù)雜的端到端 UVM 驗證基礎(chǔ)架構(gòu)，才能編寫單個測試。此調(diào)通服務(wù)包充分利用了 Mentor® 協(xié)議的專業(yè)知識和經(jīng)驗，從而讓項目團隊可以從已經(jīng)工作的、已連接的端到端工作測試平臺開始。也就是說，驗證團隊可即時高效地進行編寫測試。全新的 EZ-VIP API 提供可簡單易用的激勵、事務(wù)日志記錄和延遲控制，因此，測試編寫人員可以專注于測試行為，且不會因 UVM 的復(fù)雜性而延誤。

　　Microsemi Corporation 邏輯驗證與 ASIC 工程經(jīng)理 Sundararajan Haran 表示，“使用 Mentor 的 QVIP 庫后，我們一直保持著高效率。通過將 Mentor 企業(yè)驗證平臺中的其他工具(例如，Questa 便攜式激勵解決方案)與 VIP、驗證管理和形式化解決方案相結(jié)合，我們能夠?qū)?SoC FPGA 產(chǎn)品系列中的不同配置進行快速驗證。”

　　Questa VIP 庫可向工程師提供標(biāo)準(zhǔn) UVM SystemVerilog (SV) 組件，而這些元件使用的通用架構(gòu)包括了所有支持的協(xié)議。因此可允許在一個驗證團隊內(nèi)快速部署多個協(xié)議。測試計劃、符合性測試、測試序列和協(xié)議覆蓋范圍都作為 SV 和 XML 源代碼包含在內(nèi)，從而允許簡單復(fù)用、擴展和調(diào)試。Mentor VIP組件還包含一整套協(xié)議檢查、錯誤注入和調(diào)試功能。

　　Mentor Graphics 設(shè)計驗證技術(shù)部副總裁兼總經(jīng)理 John Lenyo 表示，“驗證 IP 是我們企業(yè)驗證平臺的關(guān)鍵部分，企業(yè)驗證平臺提供了從虛擬原型設(shè)計到模擬、仿真、FPGA 原型設(shè)計和硅片后調(diào)試的完整驗證解決方案。使用 EZ-VIP 效率包意味著我們的客戶可以快速、可靠地達成其驗證目標(biāo)。”