低成本多晶粒封裝(packaging)、新式高速序列收發(fā)器(serialtransceiver)、甚至非電連接(non-electricalinterconnect)等技術(shù)之賜，可望協(xié)助多晶粒系統(tǒng)核心分區(qū)管理(partitioning)。

　　Altera網(wǎng)站指出，由于頻寬限制、功率預(yù)算(powerbudget)放寬，架構(gòu)設(shè)計(jì)人員往往可突破新的效能、效率、以及密度組合。

　　首先，欲將系統(tǒng)分散至多重晶粒上，得先做好分區(qū)管理。子系統(tǒng)之間的連結(jié)頻寬與延遲性需求，將決定系統(tǒng)的管理選項(xiàng)。因?yàn)橐恍┹^有效率的連接方式，具備較長(zhǎng)的初始延遲、較高的頻寬，所以將區(qū)塊設(shè)計(jì)得愈能接受延遲作用愈好。

　　有些應(yīng)用本身無法接受過長(zhǎng)時(shí)間延遲，像是控制回圈(controlloop)當(dāng)中若延遲更長(zhǎng)，就可能會(huì)造成系統(tǒng)從臨界阻尼(criticallydamped)狀態(tài)變成不穩(wěn)定，此時(shí)只能整合所有區(qū)塊至回圈當(dāng)中，或者花更多成本與功耗打造寬式平行化芯片間連接。

　　然而，在有些系統(tǒng)應(yīng)用當(dāng)中延遲性不是問題，反而產(chǎn)能(throughput)才是關(guān)鍵。這類系統(tǒng)一般得執(zhí)行處理長(zhǎng)串資料，像是訊號(hào)處理、影像處理等等。這類電腦運(yùn)算往往可導(dǎo)入管線化架構(gòu)(pipelinedarchitecture)，避免可預(yù)測(cè)的時(shí)間延遲。

　　在多數(shù)管線化架構(gòu)當(dāng)中，連接延遲只影響到輸入、輸出的延時(shí)，并不會(huì)影響到管線本身的頻寬。也有許多情況下，演算法無法被輕易管線化，不過可以拆解為大量線程(thread)。

　　若有足夠線程執(zhí)行系統(tǒng)，則可透過線程之間的切換，處理極長(zhǎng)、甚至無法預(yù)測(cè)的延遲。而多重線程的硬體支援程度，會(huì)限制線程切換作業(yè)，這方面在現(xiàn)代CPU核心較為受限，而在GPU上較有發(fā)揮空間。

　　雖然采此法系統(tǒng)延遲可能較長(zhǎng)，整體系統(tǒng)產(chǎn)能卻會(huì)較高，且?guī)缀跖c內(nèi)部延遲問題獨(dú)立開來。簡(jiǎn)言之，只要愿意增加時(shí)間延遲，就打開更多系統(tǒng)分區(qū)管理的可能。

　　除此之外，將芯片間的頻寬最大化、延遲最小化的最好方法，就是將芯片之間的距離拉近。因此，愈來愈多廠商重視2.5D或3D封裝技術(shù)。這些技術(shù)傳統(tǒng)上不僅成本高且穩(wěn)定性低，然而，現(xiàn)在多芯片封裝技術(shù)已達(dá)成熟階段，從高階軍用系統(tǒng)發(fā)展至主流、低成本應(yīng)用。

　　最常受到討論的2.5D/3D芯片封裝技術(shù)是直通矽晶穿孔(TSV)封裝技術(shù)，TSV透過垂直導(dǎo)通整合晶圓堆疊，達(dá)到多芯片間互相連接，以更低成本提高系統(tǒng)整合度，而這仍屬于較有技術(shù)挑戰(zhàn)的高階封裝領(lǐng)域。

　　目前有二款TSV進(jìn)入量產(chǎn)階段，一是臺(tái)積電的新型制程整合技術(shù)CoWoS(Chip-on-Wafer-on-Substrate)，另一則是用于DRAM堆疊的混合存儲(chǔ)器立方(HybridMemoryCube;HMC)與高頻寬存儲(chǔ)器(High-BandwidthMemory;HBM)。

　　這些TSV制程與設(shè)計(jì)都極為復(fù)雜，并不容易達(dá)成，不過回報(bào)很高，因?yàn)門SV能在堆疊晶粒間植入大量連接，互連頻寬高、晶粒間延遲性相對(duì)低，比打線技術(shù)(wirebonding)有效許多。

　　亦有設(shè)計(jì)人員致力找出新式方法，希望既擁有TSV的高密度與低阻抗，又沒有TSV的復(fù)雜制程與良率問題。

　　英特爾專業(yè)代工(IntelCustomFoundry)研發(fā)的互連技術(shù)EMIB(embeddedmulti-dieinterconnectbridge)，與CoWoS一樣屬于2.5D技術(shù)，不采TSV的特殊矽中介層(siliconinterposer)，而是使用一般封裝基層構(gòu)造作互連架構(gòu)。

　　對(duì)這些技術(shù)而言，設(shè)計(jì)流程是極為重要的考量。晶粒間連接是系統(tǒng)的一部分，因此晶粒往往不能獨(dú)立分開設(shè)計(jì)，而是在設(shè)計(jì)時(shí)就得精準(zhǔn)的考量延時(shí)性與功率模組，甚至是溫控、機(jī)械、電磁模組。

　　由于芯片間連接越少，封裝與分析成本就越低，許多廠商也利用高速序列收發(fā)器，以很少的打線達(dá)到28Gbps這樣的超高速資料傳輸速率。

　　印刷電路板(PCB)設(shè)計(jì)公司SpeedingEdge創(chuàng)辦人LeeRitchey表示，2016年可能就會(huì)出現(xiàn)56Gbps的生產(chǎn)系統(tǒng)，而屆時(shí)28Gbps就會(huì)變得稀松平常。Teraspeed研發(fā)顧問ScottMcMorrow甚至認(rèn)為，理論上傳統(tǒng)IC封裝可達(dá)到110Gbps速率。

　　不過，這些新序列連結(jié)得通過距離與電路復(fù)雜性的考驗(yàn)，先出現(xiàn)在芯片至模組(chip-to-module)連接，才會(huì)出現(xiàn)在電路板、連接器(connector)、背板(backplane)等較復(fù)雜的設(shè)計(jì)當(dāng)中。

　　未來也有許多不同的整合可能性，可超越電路版限制，像是利用增層式(build-up)封裝技術(shù)，在電路版上層添加一層電力或光學(xué)連結(jié)器，允許高速序列通道在獨(dú)立的控制環(huán)境內(nèi)運(yùn)轉(zhuǎn)。也有人提出Twinax銅纜、光學(xué)互連、量子點(diǎn)技術(shù)、近場(chǎng)60GHz無線電收發(fā)器等解決方案。

　　無論最佳解決方案為何，芯片間連接與多芯片封裝技術(shù)顯然替SoC分區(qū)管理開辟新土，而選擇好的分區(qū)管理技術(shù)，也成為未來設(shè)計(jì)的關(guān)鍵，不但可達(dá)到最佳效能，亦能達(dá)到低成本與低功率效果。