計(jì)算機(jī)和通信產(chǎn)業(yè)的迅猛發(fā)展，推動著模數(shù)轉(zhuǎn)換器（ADC）在便攜式設(shè)備方面的應(yīng)用有了長足進(jìn)步，ADC的發(fā)展趨勢像普通模擬集成電路(IC)的發(fā)展趨勢一樣走向高速、高精度和低功耗。對ADC的電路結(jié)構(gòu)設(shè)計(jì)來說，提高速度，自然要犧牲分辨率和功耗；提高精度或分辨率，要犧牲轉(zhuǎn)換速度和功耗；降低功耗，則要相應(yīng)降低速度和分辨率。因此ADC的速度-精度-功耗（以下稱SAP）三者之間是相互矛盾、相互制約的。在系統(tǒng)應(yīng)用中，如何選擇適當(dāng)類型和技術(shù)指標(biāo)的ADC，即如何對其SAP之間進(jìn)行權(quán)衡，必須從ADC的電路結(jié)構(gòu)入手。另一方面在對高速ADC的電路進(jìn)行微電子設(shè)計(jì)時，如何對其SAP進(jìn)行權(quán)衡又依賴于制造工藝的參數(shù)匹配。

本文試圖從兩條不同的技術(shù)路線介紹對SAP進(jìn)行權(quán)衡的主要思路，以便對高速ADC的設(shè)計(jì)與應(yīng)用有進(jìn)一步的認(rèn)識和了解。

如果說ADC的算法是對ADC工作原理的描述，那么ADC的電路結(jié)構(gòu)則是這種算法在硬件上的體現(xiàn)。結(jié)構(gòu)的選擇與系統(tǒng)設(shè)計(jì)密切相關(guān)。系統(tǒng)設(shè)計(jì)的原則是在電路的性能和硬件成本之間進(jìn)行權(quán)衡。

高速ADC(吞吐率大于1MSPS)最典型的結(jié)構(gòu)是閃速型（flash），又稱全并行ADC。圖1示出了一種N位閃速型ADC的電路結(jié)構(gòu)。

這種結(jié)構(gòu)的主要優(yōu)點(diǎn)是直接全并行轉(zhuǎn)換，速度最快，因?yàn)樵谝粋€周期內(nèi)完成A/D轉(zhuǎn)換。這種結(jié)構(gòu)的缺點(diǎn)是需要2N－1個比較器，導(dǎo)致管芯面積增大和功耗增高，限制集成度的提高。因此僅當(dāng)分辨率N≤8位，才采用閃速型ADC。

對于N＞8位的較高分辨率的高速ADC，對模擬信號采用分步處理的方法，例如折疊或內(nèi)插型ADC和流水線型ADC，以便克服比較器數(shù)目隨分辨率呈指數(shù)增加的問題。流水線型結(jié)構(gòu)有效地克服了閃速型結(jié)構(gòu)的局限性。它將A/D轉(zhuǎn)換過程分成幾級（或幾個相繼的步驟)來完成。每一級的電路結(jié)構(gòu)如圖2所示，它由一個采樣保持電路、一個m位ADC(例如一個閃速型ADC)和一個m位數(shù)模轉(zhuǎn)換器(DAC)組成。首先，第一級的采樣保持電路采集輸入的模擬信號。接著m位ADC將采樣信號轉(zhuǎn)換成數(shù)字量，將此轉(zhuǎn)換結(jié)果構(gòu)成數(shù)字輸出的最高有效位。再將同一數(shù)字輸出送給m位DAC，然后從原來的采樣信號中減去此DAC輸出的模擬量。將這個剩余的模擬量再進(jìn)行放大送到流水線型ADC的下一級，象第一級一樣進(jìn)行采樣和轉(zhuǎn)換。重復(fù)這個過程，一直達(dá)到分辨率要求的轉(zhuǎn)換級數(shù)。從原理上來講，一個p級流水線型ADC，其中每一級都帶有一個m位的閃速型ADC。那么要構(gòu)成一個N位分辨率的高速ADC（這里N=p×m），則需要使用p×(2m－1)個比較器。例如一個具有8位分辨率的2級流水型ADC，需要30個比較器。對于4級16位ADC僅需要60個比較器。當(dāng)然，在實(shí)際電路設(shè)計(jì)中還留出幾個附加位以便進(jìn)行誤差修正。

在含有相同的比較器數(shù)目的情況下，流水線型ADC能達(dá)則的分辨率要比閃速型ADC高。這是從1個轉(zhuǎn)換周期增加到p個周期，即以增加總的轉(zhuǎn)換時間為代價換來的。但是由于每一級采樣保持器都能保持其輸入信號，這樣p級轉(zhuǎn)換過程可以同時進(jìn)行，因此流水線型ADC總的吞吐率應(yīng)等于一級閃速ADC的吞吐率，即每周期轉(zhuǎn)換一次。但這兩種結(jié)構(gòu)ADC的不同之處在于，對流水線型ADC來說，有一個等于p周期的等待時間（latency）問題。流水線型ADC的另一個缺點(diǎn)是，轉(zhuǎn)換過程通常要求一個具有固定周期的時鐘。用普通的流水線型ADC對一個變化非?？斓姆侵芷谀M信號進(jìn)行A/D轉(zhuǎn)換會非常困難，因?yàn)榱魉€型ADC通常都按一種周期的速率進(jìn)行工作。

雖然流水線ADC可以解決較高速度和較高分辨率的應(yīng)用問題，但功耗問題仍然沒有解決。逐次逼近型（SAR）與閃速型可以看作是ADC結(jié)構(gòu)中的兩個極端。閃速型ADC使用多個比較器，用一個周期完成A/D轉(zhuǎn)換。而SAR型ADC大家都比較熟悉（在許多電子技術(shù)教科書中都有詳細(xì)的介紹），是用一個比較器在多個周期內(nèi)完成A/D轉(zhuǎn)換。SAR型ADC能使用一個比較器實(shí)現(xiàn)高分辨ADC。但它要達(dá)到N位分辨率需要N個比較周期，而流水線型ADC需要p個周期，閃速型ADC需要1個周期，因?yàn)橹鸫伪平?/font>ADC采用了相當(dāng)簡單的電路結(jié)構(gòu)（使用一個SAR，比較器和DAC），所以一直到所有權(quán)重都比較完，才能完成一次轉(zhuǎn)換，在N個比較周期內(nèi)，只能處理一個A/D轉(zhuǎn)換過程。因此，SAR型ADC通常用在高分辨率低速采樣場合。SAR型ADC還適合用于非周期模擬信號輸入場合，因?yàn)檗D(zhuǎn)換過程可以隨時開始，這個特點(diǎn)使SAR結(jié)構(gòu)非常適合對多個與時間無關(guān)的信號進(jìn)行A/D轉(zhuǎn)換。因?yàn)橐黄?/font>SAR型ADC和一片輸入多路轉(zhuǎn)換器通常要比N個Σ-ΔADC便宜。當(dāng)抖動噪聲出現(xiàn)時，SAR和流水線型ADC可以采用平均方法提高ADC的有效分辨率。采樣速率每提高一倍，有效分辨率改善3dB，或1/2位。