DDR3 SDRAM內(nèi)存的總線速率達(dá)到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作電壓，采用90nm制程達(dá)到2Gbits的高密度。這個架構(gòu)毫無疑問更快、更大，每比特的功耗也更低，但是如何實現(xiàn)FPGA和DDR3 SDRAM DIMM條的接口設(shè)計呢？

　　關(guān)鍵字：均衡（leveling）

　　如果FPGA I/O結(jié)構(gòu)中沒有包含均衡功能，那么它與DDR3的連接將會很復(fù)雜，需要有很多外圍器件包括延遲線及相關(guān)控制。

　　均衡的定義和重要性

　　為了提高高速電路的信號完整性，JEDEC通過時鐘和命令/地址線定義了fly-by端接方案，它通過在時鐘和數(shù)據(jù)間人為的加入走線擺率（flight-time skew）來降低共同切換噪聲（SSN）。

　　走線擺率可以達(dá)到0.8tCK，這個寬度導(dǎo)致無法確定在哪兩個時鐘周期獲取數(shù)據(jù)，因此，JEDEC為DDR3定義了校準(zhǔn)功能，它可以使控制器通過調(diào)整每byte的時序來補償走線擺率。

　　目前的FPGA在連接雙倍速S  
DRAM內(nèi)存時都有很多功能，但是如何與最新的DDR3連接還需要一個新的調(diào)整方案。

　　FPGA I/O結(jié)構(gòu)

　　高性能的Altera Stratix III 系列FPGA的I/O速率最高可以達(dá)到400MHz（800Mbps）。

　　讀均衡

　　讀操作時內(nèi)存控制器必須補償fly-by內(nèi)存拓?fù)渌鸬难訒r，此時不僅僅要考慮數(shù)據(jù)通路上的I/O延時，還需要1T（用來保存一個完整雙數(shù)據(jù)周期數(shù)據(jù)的寄存器）和負(fù)沿寄存器來對準(zhǔn)和調(diào)整所有的數(shù)據(jù)。每一個DQS需要獨立去調(diào)整resync時鐘的相移。

　　最初，每一個獨立的DQS看上去相移90