隨著信息科學(xué)的飛速發(fā)展，數(shù)據(jù)采集和存儲(chǔ)技術(shù)廣泛應(yīng)用于雷達(dá)、通信、遙測(cè)遙感等領(lǐng)域。在高速數(shù)據(jù)采集系統(tǒng)中，由ADC轉(zhuǎn)換后的數(shù)據(jù)需要存儲(chǔ)在存儲(chǔ)器 中，再進(jìn)行相應(yīng)的處理，保證快速準(zhǔn)確的數(shù)據(jù)傳輸處理是實(shí)現(xiàn)高速數(shù)據(jù)采集的一個(gè)關(guān)鍵。由于高速ADC的轉(zhuǎn)換率很高，而大容量RAM相對(duì)ADC輸出速度較慢， 保持高速數(shù)據(jù)存儲(chǔ)過(guò)程的可靠性、實(shí)時(shí)性是一個(gè)比較棘手的問(wèn)題。對(duì)于數(shù)據(jù)采集系統(tǒng)中的大容量高速度數(shù)據(jù)存儲(chǔ)、傳輸，本文提出一種基于FPGA的多片RAM實(shí) 現(xiàn)高速數(shù)據(jù)的存儲(chǔ)和傳輸的方案，并應(yīng)用于1GS/s數(shù)據(jù)采集系統(tǒng)中，實(shí)現(xiàn)了以低成本RAM完成高速實(shí)時(shí)數(shù)據(jù)存儲(chǔ)系統(tǒng)的設(shè)計(jì)。

　　方案選擇

　　高速的數(shù)據(jù)采集速度是保證數(shù)據(jù)采集精度的標(biāo)準(zhǔn)，但往往在數(shù)據(jù)處理時(shí)并不需要以同樣的速度來(lái)進(jìn)行，否則對(duì)硬件的需求太高，成本也較高。這就需要有一個(gè)數(shù)據(jù)緩存單元，將數(shù)據(jù)有效地存儲(chǔ)，再根據(jù)系統(tǒng)需求進(jìn)行數(shù)據(jù)處理。

　　通常構(gòu)成高速緩存的方案有三種。第一種是FIFO(先進(jìn)先出)方式。FIFO存儲(chǔ)器就像數(shù)據(jù)管道一樣,數(shù)據(jù)從管道的一頭流入，從另一頭流 出，先進(jìn)入的數(shù)據(jù)先流出。FIFO具有兩套數(shù)據(jù)線而無(wú)地址線，可在其一端寫(xiě)操作而在另一端讀操作，數(shù)據(jù)在其中順序移動(dòng)，因而能夠達(dá)到很高的傳輸速度和效 率，且由于省去了地址線而有利于PCB板布線。缺點(diǎn)是只能順序讀寫(xiě)數(shù)據(jù)，不易靈活控制，而且大容量的高速FIFO非常昂貴。

　　第二種是雙口RAM方式。雙口RAM具有兩套獨(dú)立的數(shù)據(jù)、地址和控制總線，因而可從兩個(gè)端口同時(shí)讀寫(xiě)而互不干擾，并可將采樣數(shù)據(jù)從一個(gè)端口 寫(xiě)入，而由控制器從另一個(gè)端口讀出。雙口RAM也能達(dá)到很高的傳輸速度，并且具有隨機(jī)存取的優(yōu)點(diǎn)，缺點(diǎn)是大容量的高速雙口RAM的價(jià)格很昂貴。

　　第三種是高速SRAM切換方式。高速SRAM只有一套數(shù)據(jù)、地址和控制總線，可通過(guò)三態(tài)緩沖門分別接到A/D轉(zhuǎn)換器和控制器上。當(dāng)A/D采 樣時(shí)，SRAM由三態(tài)門切換到A/D轉(zhuǎn)換器一側(cè)，以使采樣數(shù)據(jù)寫(xiě)入其中。當(dāng)A/D采樣結(jié)束后，SRAM再由三態(tài)門切換到控制器一側(cè)進(jìn)行讀寫(xiě)。這種方式的優(yōu) 點(diǎn)是SRAM可隨機(jī)存取，同時(shí)較大容量的高速SRAM有現(xiàn)成的產(chǎn)品可供選擇。

　　從降低成本上考慮，采用第三種方式實(shí)現(xiàn)大容量數(shù)據(jù)存儲(chǔ)功能。結(jié)合1GS/s數(shù)據(jù)采集系統(tǒng)的要求，存儲(chǔ)深度為4MB。選擇ISSI公司的靜態(tài)RAM，由8片IS61LV25616構(gòu)成4MB測(cè)試數(shù)據(jù)的存儲(chǔ)，系統(tǒng)結(jié)構(gòu)如圖1所示。

                                       圖1  數(shù)據(jù)存儲(chǔ)原理框圖

　　數(shù)據(jù)存儲(chǔ)設(shè)計(jì)

　　● 數(shù)據(jù)流控制

　　ADC為雙通道500MS/s的轉(zhuǎn)換率，8bit的垂直分辨率，轉(zhuǎn)換數(shù)據(jù)的輸出是每通道I、Q兩個(gè)方向上差動(dòng)輸出，在差動(dòng)時(shí)鐘500MHz 的驅(qū)動(dòng)下，可以實(shí)現(xiàn)1GS/s的實(shí)時(shí)采樣率，由ADC輸出的4路轉(zhuǎn)換數(shù)據(jù)流輸出分別為250MS/s。而IS61LV256系列RAM的速度級(jí)別為 10ns或12ns，這樣數(shù)據(jù)必須經(jīng)過(guò)FPGA進(jìn)行緩存以后，才可以再次存入RAM。

　　IS61LV25616系列RAM芯片有16位數(shù)據(jù)線，18位地址寬度，同時(shí)還包括數(shù)據(jù)讀RD、寫(xiě)WR及片選CS等控制信號(hào)。將8片RAM并行連接到FPGA上，組成數(shù)據(jù)采集的存儲(chǔ)單元。

　　將從ADC輸出AI[8...0]、AQ[8...0]、BI[8...0]、BQ[8...0]，每路信號(hào)都為L(zhǎng)VDS輸出，共32位為 一組轉(zhuǎn)換數(shù)據(jù)DATA[31...0]，速率為250MS/s，要將這個(gè)速度在FPGA內(nèi)部降至RAM可接受的范圍。選用CycloneII系列 FPGA，其內(nèi)部時(shí)鐘可工作在402.5MHz，支持單端和高速差動(dòng)標(biāo)準(zhǔn)I/O接口，對(duì)于250MS/s的數(shù)據(jù)流完全可以接收。利用FPGA內(nèi)部的D觸發(fā) 器作為緩沖，經(jīng)過(guò)4級(jí)緩沖之后分別得到DBO[127...0]，這樣數(shù)據(jù)速度降為62.5MS/s。經(jīng)過(guò)緩沖后的數(shù)據(jù)已經(jīng)在選用的RAM接受速度級(jí)別 內(nèi)，將得到128位的數(shù)據(jù)作為8片RAM的數(shù)據(jù)線，完成了數(shù)據(jù)流的控制。數(shù)據(jù)緩沖的原理如圖2所示。

                                        圖2  數(shù)據(jù)緩沖設(shè)計(jì)

　　● 地址發(fā)生器設(shè)計(jì)

　　每次讀寫(xiě)數(shù)據(jù)時(shí)，必須提供數(shù)據(jù)的存儲(chǔ)位置，以讀寫(xiě)信號(hào)作為時(shí)鐘計(jì)數(shù)信號(hào)，順序產(chǎn)生地址信號(hào)，其中NWE是RAM的寫(xiě)數(shù)據(jù)信號(hào)，NOE是讀數(shù) 據(jù)信號(hào)，二者都是低電平有效，選擇AB[17...0]作為RAM組的地址信號(hào)。CNTEN是地址計(jì)數(shù)器的使能信號(hào)，由讀取/寫(xiě)入數(shù)據(jù)的深度決定，當(dāng)未完 成讀取/寫(xiě)入的數(shù)據(jù)時(shí)，CNTEN＝0，此時(shí)允許讀/寫(xiě)操作繼續(xù)執(zhí)行；當(dāng)讀/寫(xiě)操作完成時(shí)，相應(yīng)的地址信號(hào)將CNTEN設(shè)置為1，則停止地址計(jì)數(shù)。地址發(fā) 生器的原理如圖3所示。

                          圖3  地址發(fā)生器設(shè)計(jì)