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          EEPW首頁(yè) >> 主題列表 >> 電源完整性

          數(shù)字集群對(duì)講機(jī)鎖相環(huán)失鎖問(wèn)題的研究

          • 數(shù)字集群對(duì)講機(jī)在使用時(shí)會(huì)概率性出現(xiàn)鎖相環(huán)失鎖問(wèn)題,造成對(duì)講機(jī)在集群模式下無(wú)法注冊(cè)入網(wǎng)、在直通模式下無(wú)法通信、調(diào)試模式下不能進(jìn)行指標(biāo)測(cè)試等問(wèn)題,必須重啟機(jī)器才能恢復(fù)。針對(duì)這一現(xiàn)象,從理論上分析,造成這種干擾的可能是信號(hào)完整性問(wèn)題、鎖相環(huán)的環(huán)路濾波器配置問(wèn)題、電源完整性問(wèn)題等。針對(duì)可能的原因逐個(gè)分析和測(cè)試,得出增大電源的濾波電容、并同時(shí)增加緩啟動(dòng)電路和軟件檢測(cè)鎖相環(huán)鎖定狀態(tài)的解決方案,從示波器測(cè)試結(jié)果分析可以看出,徹底解決了因收發(fā)切換時(shí)電壓跌落造成的鎖相環(huán)失鎖問(wèn)題,對(duì)講機(jī)的穩(wěn)定可靠性得到了明顯改善。
          • 關(guān)鍵字: ?202307  鎖相環(huán)失鎖  電源完整性  信號(hào)完整性  啟動(dòng)電路  

          芯和半導(dǎo)體在DAC上發(fā)布高速數(shù)字信號(hào)完整性、電源完整性EDA2023軟件集

          • 2023年7月11日,中國(guó)上海訊——芯和半導(dǎo)體于2023年7月10日在美國(guó)舊金山西莫斯克尼會(huì)議中心舉辦的DAC2023設(shè)計(jì)自動(dòng)化大會(huì)上,正式發(fā)布了高速數(shù)字信號(hào)完整性和電源完整性(SI/PI) EDA2023軟件集,涵蓋了眾多先進(jìn)封裝和高速設(shè)計(jì)領(lǐng)域的重要功能和升級(jí)。繼上月在國(guó)際微波展IMS上發(fā)布射頻EDA解決方案2023版本之后,芯和半導(dǎo)體此次發(fā)布了全系列EDA產(chǎn)品2023版本的剩余部分,包括針對(duì)先進(jìn)封裝的2.5D/3D信號(hào)完整性和電源完整性仿真,以及3D EM電磁仿真平臺(tái)、多場(chǎng)協(xié)同仿真和高速系統(tǒng)仿真的三個(gè)
          • 關(guān)鍵字: 芯和半導(dǎo)體  DAC  高速數(shù)字信號(hào)  電源完整性  

          [泰享實(shí)測(cè)之水哥秘笈]:深度講解電源完整性設(shè)計(jì)和測(cè)試

          • 近年來(lái),測(cè)試和測(cè)量設(shè)備行業(yè)一直在迅速發(fā)展。隨著電子設(shè)備變得越來(lái)越復(fù)雜,許多公司面臨著高度復(fù)雜的測(cè)試和驗(yàn)證過(guò)程。更快的數(shù)據(jù)速率增加了工程團(tuán)隊(duì)驗(yàn)證新技術(shù)所需的時(shí)間,往往導(dǎo)致產(chǎn)品上市周期大幅延遲。泰克在工程社區(qū)聽(tīng)到了許多工程師的抱怨,因此開(kāi)發(fā)了TMT4裕度測(cè)試解決方案,提高了測(cè)試的協(xié)作性和易用性。高速電路面臨的三個(gè)問(wèn)題:信號(hào)完整性SI、電源完整性PI、電磁干擾EMI?!?nbsp; SI是要保證數(shù)字電路各芯片之間信號(hào)的準(zhǔn)確傳遞;●  PI是確保各部分電路和芯片的可靠供電和噪聲抑制;●&nbs
          • 關(guān)鍵字: 泰享實(shí)測(cè)  電源完整性  泰克  

          如何確定目標(biāo)阻抗以實(shí)現(xiàn)電源完整性?

          • 阻抗可能是用于普遍概括電子學(xué)所有領(lǐng)域信號(hào)行為的一項(xiàng)指標(biāo)。在 PCB 設(shè)計(jì)中設(shè)計(jì)具體應(yīng)用時(shí),我們總是有一些希望實(shí)現(xiàn)的目標(biāo)阻抗,無(wú)論是射頻走線、差分對(duì),還是阻抗匹配網(wǎng)絡(luò)。要想確保電源完整性,就要按照 PDN 目標(biāo)阻抗進(jìn)行設(shè)計(jì),但如何確定 PDN 目標(biāo)阻抗是一項(xiàng)不小的挑戰(zhàn)。本文要點(diǎn)●將 PDN阻抗設(shè)計(jì)為目標(biāo)值有助于確保設(shè)計(jì)的電源穩(wěn)定性?!馪DN 目標(biāo)阻抗在一定程度上會(huì)決定 PDN 上測(cè)得的任何電壓波動(dòng)。●確定目標(biāo)阻抗需要考慮 PDN 上允許的電壓波動(dòng)、輸出信號(hào)上允許的抖動(dòng),或?qū)烧叨伎紤]在內(nèi)。阻抗可能是用于普遍
          • 關(guān)鍵字: 電源完整性  

          3D IC設(shè)計(jì)打了死結(jié)?電源完整性分析僵局怎么破

          •   數(shù)十年來(lái),半導(dǎo)體行業(yè)在超級(jí)集成的道路上暢通無(wú)阻,一方面可以提高功能和性能,另一方面可以降低系統(tǒng)成本。不過(guò),標(biāo)準(zhǔn)的做法是將越來(lái)越多的功能塞進(jìn)單個(gè)裸片上,當(dāng)您想要集成某些采用不同制程的功能時(shí),這條路就走不通了。這就是為什么3D IC- 將3D模塊和內(nèi)插器集成在一起變得越來(lái)越流行的原因。當(dāng)前,一個(gè)流行的應(yīng)用案例是將高帶寬存儲(chǔ)器與處理器并排結(jié)合在一起,在DRAM堆棧和主存儲(chǔ)器之間直接通過(guò)低阻抗/高度并行連接實(shí)現(xiàn)更高帶寬的通信。   當(dāng)然,每個(gè)設(shè)計(jì)創(chuàng)新都會(huì)帶來(lái)新的設(shè)計(jì)問(wèn)題。其中之一就是如何管理這些系統(tǒng)一直到封
          • 關(guān)鍵字: 電源完整性  IC設(shè)計(jì)  

          高速設(shè)計(jì)中的信號(hào)完整性和電源完整性分析

          • 引言:信號(hào)完整性和電源完整性是兩種不同但領(lǐng)域相關(guān)的分析,涉及數(shù)字電路正確操作。在信號(hào)完整性中,重點(diǎn)是確保傳輸?shù)?在接收器中看起來(lái)就像 1(對(duì)0同樣如此)。在電源完整性中,重點(diǎn)是確保為驅(qū)動(dòng)器和接收器提供足夠
          • 關(guān)鍵字: 信號(hào)完整性    電源完整性  

          高速印制電路板中電源完整性的優(yōu)化設(shè)計(jì)

          • 針對(duì)空空導(dǎo)彈高速圖像信息處理板上出現(xiàn)的電壓壓降較大,導(dǎo)致集成電路無(wú)法正常工作的問(wèn)題,將電源完整性理論與PCB設(shè)計(jì)實(shí)例相結(jié)合,提出了解決高速印制電路板中電源完整性的措施,并將壓降控制在0.5%以內(nèi),為目益復(fù)雜的高速印制電路板設(shè)計(jì)提供了參考。
          • 關(guān)鍵字: 電源完整性  諧振  直流壓降  

          抑制SSN的新型內(nèi)插L-EBG結(jié)構(gòu)

          • 本文提出的是一種基于平面型EBG (Electromagnetic Bandgap)結(jié)構(gòu)的創(chuàng)新型結(jié)構(gòu),對(duì)于同步開(kāi)關(guān)噪聲(Simultaneous Switching Noise, SSN)的抑制有更優(yōu)秀的特性。我們?cè)O(shè)計(jì)的這款新型EBG結(jié)構(gòu),是在周期性L-bridge EBG結(jié)構(gòu)的基礎(chǔ)上,在一些單元內(nèi)插小型的L-bridge EBG。通過(guò)仿真驗(yàn)證,此結(jié)構(gòu)具有傳統(tǒng)型L-bridge EBG結(jié)構(gòu)所不具有的超帶寬抑制能力和較大的抑制深度。然后我們運(yùn)用電路模型和平行板諧振腔原理分析了該結(jié)構(gòu)上下變頻。另外,通過(guò)3-D
          • 關(guān)鍵字: EBG  SSN  電源完整性   IR-Drop  201607  

          電源完整性仿真讓電路板更完美

          •   為PCB(印刷電路板)上的芯片提供電能不再是一種簡(jiǎn)單的工作。過(guò)去,通過(guò)細(xì)走線將IC連接到電源和地就行了,這些走線占不了多少空間。當(dāng)芯片速度升高時(shí),就要用低阻抗電源為它們供電,如用PCB上的一個(gè)電源層。有時(shí)候,只需要用四層電路板上的一個(gè)電源層和一個(gè)地層,就可以解決大多數(shù)電源完整性問(wèn)題。除了電源層以外,還可以為每只IC去耦,以解決設(shè)計(jì)中繁瑣的電源問(wèn)題。  不過(guò),現(xiàn)在的PCB空間(還有成本與你的日程)都很緊張,這些問(wèn)題也帶來(lái)了對(duì)電源的影響。Mentor Graphics公司的仿真與模擬系列產(chǎn)品高級(jí)
          • 關(guān)鍵字: Mentor  電源完整性  

          如何將電源完整性分析與簽核的速度提高10倍?

          • 在移動(dòng)計(jì)算時(shí)代,片上系統(tǒng)(SoC)的設(shè)計(jì)已經(jīng)變得更為復(fù)雜,因?yàn)樵谠O(shè)計(jì)過(guò)程中面臨著諸多挑戰(zhàn),如需遵循針對(duì)高級(jí)流程節(jié)...
          • 關(guān)鍵字: 電源完整性  簽核  

          芯片設(shè)計(jì)達(dá)億門(mén),電源完整性簽收需高效

          • 當(dāng)今,隨著芯片的集成度和復(fù)雜性越來(lái)越高,芯片已經(jīng)達(dá)到了上億門(mén),未來(lái)可能達(dá)到10億門(mén)級(jí)。因此,設(shè)計(jì)人員在電源分析和簽收(Signoff)上花費(fèi)的時(shí)間越來(lái)越長(zhǎng)(圖1)。
          • 關(guān)鍵字: Cadence  Voltus  電源完整性  

          電源完整性設(shè)計(jì)之ESR對(duì)反諧振的影響

          • ESR對(duì)反諧振(Anti-Resonance)的影響Anti-Resonance 給電源去耦帶來(lái)麻煩,但幸運(yùn)的是,實(shí)際情況不會(huì)像圖12顯示的 ...
          • 關(guān)鍵字: 電源完整性  ESR對(duì)  反諧振  

          電源完整性設(shè)計(jì)—怎樣合理選擇電容組合

          • 前面我們提到過(guò),瞬態(tài)電流的變化相當(dāng)于階躍信號(hào),具有很寬的頻譜。因而,要對(duì)這一電流需求補(bǔ)償,就必須在很寬的頻率 ...
          • 關(guān)鍵字: 電源完整性  電容組合  

          電源完整性分析應(yīng)對(duì)高端PCB系統(tǒng)設(shè)計(jì)挑戰(zhàn)

          •   印刷電路板(PCB)設(shè)計(jì)解決方案市場(chǎng)和技術(shù)領(lǐng)軍企業(yè)Mentor Graphics(Mentor Graphics)宣布推出HyperLynx® PI(電源完整性)產(chǎn)品,滿足業(yè)內(nèi)高端設(shè)計(jì)者對(duì)于高性能電子產(chǎn)品的需求。HyperLynx PI產(chǎn)品不僅提供簡(jiǎn)
          • 關(guān)鍵字: PCB  電源完整性  分析  系統(tǒng)設(shè)計(jì)    
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