cadence reality 文章 進(jìn)入cadence reality技術(shù)社區(qū)
聯(lián)電與Cadence攜手22納米模擬與混合信號(hào)設(shè)計(jì)認(rèn)證
- 聯(lián)華電子與Cadence于今(8月24)日共同宣布，Cadence的模擬與混合信號(hào)(Analog/Mixed Signal, AMS)芯片設(shè)計(jì)流程獲得聯(lián)華電子22納米超低功耗 (22ULP)與22納米超低漏電(22ULL)制程認(rèn)證，此流程可優(yōu)化制程效率、縮短設(shè)計(jì)時(shí)間，加速5G、物聯(lián)網(wǎng)和顯示等應(yīng)用設(shè)計(jì)開發(fā)，滿足日漸增高的市場(chǎng)需求。 聯(lián)電的22納米制程具有超低功耗和超低漏電的技術(shù)優(yōu)勢(shì)，可滿足在科技創(chuàng)新發(fā)展下，使用時(shí)間長(zhǎng)、體積小、運(yùn)算強(qiáng)的應(yīng)用需求。經(jīng)聯(lián)電認(rèn)證的Cadence AMS設(shè)計(jì)流程，提供了整合
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瑞薩電子完成對(duì)Reality AI的收購
- 全球半導(dǎo)體解決方案供應(yīng)商瑞薩電子今日宣布，在獲得Reality AI股東及監(jiān)管機(jī)構(gòu)批準(zhǔn)后，于2022年7月19日完成對(duì)嵌入式AI解決方案優(yōu)秀供應(yīng)商——Reality Analytics, Inc.（Reality AI）的收購。 Reality AI總部位于美國(guó)馬里蘭州哥倫比亞市，為汽車、工業(yè)和消費(fèi)類產(chǎn)品中的高級(jí)非視覺傳感提供廣泛的嵌入式AI和微型機(jī)器學(xué)習(xí)（TinyML）解決方案。將Reality AI卓越的AI推理技術(shù)與瑞薩電子廣泛的MCU和MPU產(chǎn)品相結(jié)合，將實(shí)現(xiàn)機(jī)器學(xué)習(xí)和信號(hào)處理的無縫銜接
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Cadence 通過面向 TSMC 先進(jìn)工藝的 PCIe 5.0 PHY 和控制器 IP 規(guī)范合規(guī)性認(rèn)證
- 楷登電子（美國(guó) Cadence 公司）今日宣布，其面向 TSMC N7、N6 和 N5 工藝技術(shù) PCI Express?（PCIe?）5.0 規(guī)范的 PHY 和控制器 IP 在 4 月舉行的業(yè)界首次 PCIe 5.0 規(guī)范合規(guī)認(rèn)證活動(dòng)中通過了 PCI-SIG? 的認(rèn)證測(cè)試。Cadence? 解決方案經(jīng)過充分測(cè)試，符合 PCIe 5.0 技術(shù)的 32GT/s 全速要求。該合規(guī)計(jì)劃為設(shè)計(jì)者提供測(cè)試程序，用以評(píng)估系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)的 PCIe 5.0 接口是否會(huì)按預(yù)期運(yùn)行。 面向 PCIe 5
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聯(lián)發(fā)科與瑞薩采用Cadence Cerebrus AI方案 優(yōu)化芯片PPA
- Cadence Design Systems, Inc.宣布，Cadence Cerebrus?智能芯片設(shè)計(jì)工具(Intelligent Chip Explorer) 獲得客戶采用于其全新量產(chǎn)計(jì)劃。此基于 Cadence Cerebrus 采用人工智能 (AI) 技術(shù)帶來自動(dòng)化和擴(kuò)展數(shù)字芯片設(shè)計(jì)能力，能為客戶優(yōu)化功耗、效能和面積 (PPA)，以及提高工程生產(chǎn)力。Cadence Cerebrus 運(yùn)用革命性的AI技術(shù)，擁有獨(dú)特的強(qiáng)化學(xué)習(xí)引擎，可自動(dòng)優(yōu)化軟件工具和芯片設(shè)計(jì)選項(xiàng)，提供更好的 PPA進(jìn)而大幅減少工
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適用于電池供電設(shè)備的熱感知高功率高壓板
- 電池供電馬達(dá)控制方案為設(shè)計(jì)人員帶來多項(xiàng)挑戰(zhàn)，例如，優(yōu)化印刷電路板熱效能至今仍十分棘手且耗時(shí)；但現(xiàn)在，應(yīng)用設(shè)計(jì)人員可利用現(xiàn)代化電熱仿真器輕松縮短上市時(shí)間。如今，電池供電馬達(dá)驅(qū)動(dòng)解決方案通?？捎脴O低的工作電壓提供數(shù)百瓦的功率。在此類應(yīng)用中，為確保整個(gè)系統(tǒng)的效能和可靠性，必須正確管理馬達(dá)驅(qū)動(dòng)設(shè)備的電流。事實(shí)上，馬達(dá)電流可能會(huì)超過數(shù)十安培，導(dǎo)致變流器內(nèi)部耗散功率提升。為變流器組件施加較高的功率將會(huì)導(dǎo)致運(yùn)作溫度升高，效能下降，如果超過最額定功率，甚至?xí)蝗煌Ｖ惯\(yùn)作。優(yōu)化熱效能同時(shí)縮小大小，是變流器設(shè)計(jì)過程中的重要一
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當(dāng)人工智能遇到EDA，Cadence Cerebrus以機(jī)器學(xué)習(xí)提升EDA設(shè)計(jì)效能
- 隨著算力的不斷提升，人工智能的應(yīng)用逐漸滲透到各個(gè)行業(yè)。作為人工智能芯片最關(guān)鍵的開發(fā)工具EDA，是否也會(huì)得到人工智能應(yīng)用的助力從而更好地提升服務(wù)效率呢？答案自然是肯定的。隨著半導(dǎo)體芯片設(shè)計(jì)的復(fù)雜度不斷提升，以及芯片包含功能的日漸廣泛，EDA的設(shè)計(jì)過程越來越需要借助人工智能來盡可能避免一些常見的設(shè)計(jì)誤區(qū)，并借助大數(shù)據(jù)的優(yōu)勢(shì)來實(shí)現(xiàn)局部電路設(shè)計(jì)的最優(yōu)化。在可以預(yù)見的未來，隨著人工智能技術(shù)的不斷引入，借助大數(shù)據(jù)和機(jī)器學(xué)習(xí)的優(yōu)勢(shì)，EDA軟件將可以提供更高效更強(qiáng)大的設(shè)計(jì)輔助功能。 近日，楷登電子（Cadenc
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大幅縮減設(shè)計(jì)進(jìn)程 Cadence新設(shè)備為硬件仿真驗(yàn)證提速
- 當(dāng)前隨著國(guó)內(nèi)IC設(shè)計(jì)產(chǎn)業(yè)越來越受關(guān)注，短時(shí)間內(nèi)涌現(xiàn)出海量的IC設(shè)計(jì)初創(chuàng)企業(yè)，對(duì)這些初創(chuàng)或者正在快速成長(zhǎng)的IC設(shè)計(jì)企業(yè)來說，如何盡可能縮短設(shè)計(jì)進(jìn)程，加速設(shè)計(jì)上市時(shí)間是一個(gè)不可回避的關(guān)鍵點(diǎn)。作為當(dāng)下幾乎已經(jīng)占據(jù)IC設(shè)計(jì)近60%工作量的仿真與驗(yàn)證環(huán)節(jié)，如果能夠借助先進(jìn)的工具大幅縮短這個(gè)過程所需的時(shí)間，那么將為諸多IC設(shè)計(jì)企業(yè)的產(chǎn)品成功增添重要的砝碼。 為了更好地提升IC設(shè)計(jì)客戶的仿真與驗(yàn)證效率，三大EDA公司不斷更新各自的仿真驗(yàn)證工具，希望盡可能將該環(huán)節(jié)的時(shí)間大幅壓縮，其中Cadence選擇推出下一代
- 關(guān)鍵字： Cadence Palladium Z2 Protium X2 仿真驗(yàn)證
Cadence推出新一代電路仿真器FastSPICE 效能高達(dá)3倍
- Cadence 宣布全新的Cadence Spectre FX 仿真器(Simulator)，此新一代的FastSPICE電路仿真器能夠有效驗(yàn)證內(nèi)存和大規(guī)模系統(tǒng)單芯片(SoC)設(shè)計(jì)。Spectre FX 仿真器中具創(chuàng)新和可擴(kuò)展性的FastSPICE架構(gòu)，可為客戶提供高達(dá)3倍的效能。當(dāng)今復(fù)雜的內(nèi)存和SoC設(shè)計(jì)需要高精度和快速模擬效能，以確保按預(yù)期運(yùn)作并滿足芯片規(guī)格。 此外，在芯片驗(yàn)證過程中，布局后寄生效應(yīng)變得越來越重要，尤其是對(duì)于先進(jìn)制程設(shè)計(jì)而言，要考慮布局對(duì)芯片功能的影響。 FastSPICE求解器可在S
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靜電槍電路模型的建立及驗(yàn)證
- ESD一直是電氣和電子元件產(chǎn)品的主要關(guān)注點(diǎn)和突出威脅。在系統(tǒng)級(jí)ESD測(cè)試過程中，通常用靜電槍來模擬ESD放電場(chǎng)景，放電電流波形必須符合IEC 61000-4-2標(biāo)準(zhǔn)。但標(biāo)準(zhǔn)給的誤差范圍較大，較大的誤差會(huì)影響仿真結(jié)果的準(zhǔn)確性。本文在Cadence下建立了靜電槍電路模型，包括接觸放電模型和HBM模型，具有較高的精確性。模型產(chǎn)生的電流波形與實(shí)際測(cè)試電流波形吻合性較好，驗(yàn)證了模型的準(zhǔn)確性。該電路模型為靜電放電仿真提供了一個(gè)新的激勵(lì)源。
- 關(guān)鍵字： 202008 ?靜電放電 Cadence 電路模型 靜電槍
云端部署引領(lǐng)IC設(shè)計(jì)邁向全自動(dòng)化
- 隨著科技應(yīng)用走向智能化、客制化，系統(tǒng)復(fù)雜度明顯增長(zhǎng)，IC設(shè)計(jì)業(yè)者要搶占車用、通訊或物聯(lián)網(wǎng)等熱門市場(chǎng)，以強(qiáng)大運(yùn)算力實(shí)現(xiàn)快速驗(yàn)證與設(shè)計(jì)已不足夠，部署彈性和整合資源將成為開發(fā)的關(guān)鍵考慮，云端部署會(huì)是重要的一步棋。通訊、車用和物聯(lián)網(wǎng)是未來IC應(yīng)用的主要場(chǎng)域，尤其隨著持續(xù)開發(fā)人工智能應(yīng)用，以及擴(kuò)大部署5G、Wi-Fi 6等新一代網(wǎng)絡(luò)技術(shù)，這些頗具潛力的應(yīng)用展現(xiàn)了強(qiáng)勁成長(zhǎng)。根據(jù)市調(diào)機(jī)構(gòu)IC Insights上（6）月公布的研究顯示，消費(fèi)性及通訊IC類仍居IC市場(chǎng)最高市占率，至2024年預(yù)計(jì)將達(dá)35.5%，在近20年來
- 關(guān)鍵字： Cadence 臺(tái)積電 EDA IC設(shè)計(jì)
Cadence臺(tái)積電微軟以云計(jì)算縮減IC設(shè)計(jì)驗(yàn)證時(shí)間
- Cadence Design Systems, Inc.宣布與臺(tái)積電及微軟三方合作之成果。該合作的重點(diǎn)是利用云端基礎(chǔ)架構(gòu)來縮短半導(dǎo)體設(shè)計(jì)簽核時(shí)程。透過此合作，客戶將可藉由微軟 Azure上的Cadence CloudBurst平臺(tái)，采用臺(tái)積電技術(shù)的Cadence Tempus時(shí)序簽核解決方案及Quantus提取解決方案，獲得加速完成時(shí)序簽核的途徑。臺(tái)積電設(shè)計(jì)建構(gòu)管理處資深處長(zhǎng)Suk Lee表示：「半導(dǎo)體研發(fā)人員正以先進(jìn)的制程技術(shù)來實(shí)現(xiàn)與滿足超過其功率及效能上的要求。但在日益復(fù)雜的先進(jìn)制程簽核要求下，使得實(shí)
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Cadence與聯(lián)電合作開發(fā)28納米HPC+工藝中模擬/混合信號(hào)流程的認(rèn)證
- 聯(lián)華電子今（6日）宣布Cadence?模擬/混合信號(hào)（AMS）芯片設(shè)計(jì)流程已獲得聯(lián)華電子28納米HPC+工藝的認(rèn)證。 透過此認(rèn)證，Cadence和聯(lián)電的共同客戶可以于28納米HPC+工藝上利用全新的AMS解決方案，去設(shè)計(jì)汽車、工業(yè)物聯(lián)網(wǎng)（IoT）和人工智能（AI）芯片。 此完整的AMS流程是基于聯(lián)電晶圓設(shè)計(jì)套件（FDK）所設(shè)計(jì)的，其中包括具有高度自動(dòng)化電路設(shè)計(jì)、布局、簽核及驗(yàn)證流程的一個(gè)實(shí)際示范電路，讓客戶可在28納米的HPC+工藝上實(shí)現(xiàn)更無縫的芯片設(shè)計(jì)。Cadence AMS流程結(jié)合了經(jīng)客制化確認(rèn)的類比
- 關(guān)鍵字： Cadence 聯(lián)電 28納米HPC 工藝中模擬/混合信號(hào) 流程認(rèn)證
Cadence推出Clarity 3D場(chǎng)求解器，為系統(tǒng)級(jí)分析和設(shè)計(jì)提供前所未有的性能及容量
- 內(nèi)容提要： ? Clarity 3D Solver場(chǎng)求解器是Cadence系統(tǒng)分析戰(zhàn)略的首款產(chǎn)品，電磁仿真性能比傳統(tǒng)產(chǎn)品提高10倍，并擁有近乎無限的處理能力，同時(shí)確保仿真精度達(dá)到黃金標(biāo)準(zhǔn) ? 全新的突破性的架構(gòu)針對(duì)云計(jì)算和分布式計(jì)算的服務(wù)器進(jìn)行優(yōu)化，使得仿真任務(wù)支持調(diào)用數(shù)以百計(jì)的CPU進(jìn)行求解 ? 真正的3D建模技術(shù)，避免傳統(tǒng)上為了提高仿真效率而人為對(duì)結(jié)構(gòu)進(jìn)行剪切帶來的仿真精度降低的風(fēng)險(xiǎn) ? 輕松讀取所有標(biāo)準(zhǔn)芯片和IC封裝平臺(tái)的設(shè)計(jì)數(shù)據(jù)，并與Cadence設(shè)計(jì)平臺(tái)實(shí)現(xiàn)專屬集成
- 關(guān)鍵字： Cadence Cadence? Clarity? 3D Solver場(chǎng)求解器
Arm、Cadence、Xilinx聯(lián)合推出基于TSMC 7納米工藝的首款A(yù)rm Neoverse系統(tǒng)開發(fā)平臺(tái)，面向下一代云到邊緣基礎(chǔ)設(shè)施
- 中國(guó)上海，2019年3月13日—Arm、Cadence Design Systems, Inc. (NASDAQ: CDNS) 和Xilinx, Inc. (NASDAQ: XLNX)今日宣布，聯(lián)合推出基于全新Armò Neoverse? N1的系統(tǒng)開發(fā)平臺(tái)，該平臺(tái)將面向下一代云到邊緣基礎(chǔ)設(shè)施，并已在TSMC(TWSE: 2330, NYSE: TSM) 7納米FinFET工藝上得到全面硅驗(yàn)證。Neoverse N1 系統(tǒng)開發(fā)平臺(tái)(SDP)同時(shí)也是業(yè)內(nèi)第一個(gè)7納米基礎(chǔ)設(shè)施開發(fā)平臺(tái)，可利
- 關(guān)鍵字： Arm Cadence Xilinx
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歡迎您創(chuàng)建該詞條，闡述對(duì)cadence reality的理解，并與今后在此搜索cadence reality的朋友們分享。 創(chuàng)建詞條
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