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cadence?virtuoso? 文章 進(jìn)入cadence?virtuoso?技術(shù)社區(qū)
Giantec采用Virtuoso流程實(shí)現(xiàn)了30%的效率提升
- 2011年9月19日 — 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，今日宣布Giantec Semiconductor Corp.已采用Cadence Virtuoso 統(tǒng)一定制/模擬（IC6.1）以及Encounter 統(tǒng)一數(shù)字流程生產(chǎn)其混合信號(hào)芯片。Giantec最近采用Cadence軟件設(shè)計(jì)并成功流片了一款用于低功耗微控制器的存儲(chǔ)器產(chǎn)品，這款低功耗微控制器應(yīng)用于智能卡、智能電表和消費(fèi)電子產(chǎn)品。使用Cadence Virtuoso統(tǒng)一定制/模擬流程開發(fā)其混合信號(hào)
- 關(guān)鍵字： Cadence 微控制器
基于Cadence的高速PCB設(shè)計(jì)
- 1 引言 隨著人們對(duì)通信需求的不斷提高，要求信號(hào)的傳輸和處理的速度越來(lái)越快.相應(yīng)的高速PCB的應(yīng)用也越來(lái)越廣，設(shè)計(jì)也越來(lái)越復(fù)雜.高速電路有兩個(gè)方面的含義：一是頻率高，通常認(rèn)為數(shù)字電路的頻率達(dá)到或是超過(guò)45MHz
- 關(guān)鍵字： 設(shè)計(jì) PCB 高速 Cadence 基于
Cadence推出28納米可靠數(shù)字端到端流程
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS) ，宣布推出28納米的可靠數(shù)字端到端流程，推動(dòng)千兆門/千兆赫系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)，在性能與上市時(shí)間方面都有著明顯的優(yōu)勢(shì)。在Cadence的硅實(shí)現(xiàn)方法的驅(qū)動(dòng)下，在統(tǒng)一化設(shè)計(jì)、實(shí)現(xiàn)與驗(yàn)證流程中，通過(guò)技術(shù)集成和對(duì)核心架構(gòu)與算法大幅改進(jìn)，基于Encounter的全新流程提供了更快、更具決定性的途徑實(shí)現(xiàn)千兆門/千兆赫硅片。
- 關(guān)鍵字： Cadence 28納米
Cadence采用最新數(shù)字端到端流程推動(dòng)28納米的千兆門/千兆赫設(shè)計(jì)
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，宣布推出28納米的可靠數(shù)字端到端流程，推動(dòng)千兆門/千兆赫系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)，在性能與上市時(shí)間方面都有著明顯的優(yōu)勢(shì)。在Cadence的硅實(shí)現(xiàn)方法的驅(qū)動(dòng)下，在統(tǒng)一化設(shè)計(jì)、實(shí)現(xiàn)與驗(yàn)證流程中，通過(guò)技術(shù)集成和對(duì)核心架構(gòu)與算法大幅改進(jìn)，基于Encounter的全新流程提供了更快、更具決定性的途徑實(shí)現(xiàn)千兆門/千兆赫硅片。通過(guò)與Cadence的模擬/混合信號(hào)與硅/封裝協(xié)同設(shè)計(jì)領(lǐng)域的無(wú)縫綜合，新的數(shù)字28納米流程讓設(shè)計(jì)師能夠全局考慮整個(gè)芯片流程，在高性能、低功耗
- 關(guān)鍵字： Cadence 28納米
展訊實(shí)現(xiàn)其首款40納米產(chǎn)品的一次性流片成功
- ????????Cadence端到端芯片實(shí)現(xiàn)流程幫助基帶芯片生產(chǎn)商提高生產(chǎn)力、改進(jìn)預(yù)測(cè)準(zhǔn)確性以及縮短產(chǎn)品上市時(shí)間 全球領(lǐng)先的電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，宣布總部位于上海的無(wú)線通信基帶和RF處理器解決方案領(lǐng)先供應(yīng)商展訊通信有限公司已將其芯片設(shè)計(jì)流程成功遷移到Cadence Silicon Realization，并實(shí)現(xiàn)了其首款40納米低功耗GSM/GPRS/EDGE/TD-SCDMA/HSPA商用無(wú)線通信
- 關(guān)鍵字： 展訊 40納米 Cadence EDA
Cadence為復(fù)雜的FPGA/ASIC設(shè)計(jì)提高驗(yàn)證效率
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司,今天宣布在幫助ASIC與FPGA設(shè)計(jì)者們提高驗(yàn)證效率方面取得最新重大進(jìn)展。加上對(duì)最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標(biāo)準(zhǔn)的全面支持，600多種新功能擴(kuò)展了指標(biāo)驅(qū)動(dòng)型驗(yàn)證(MDV)的范圍，幫助工程師實(shí)現(xiàn)更快、更全面的驗(yàn)證閉合與硅實(shí)現(xiàn)。
- 關(guān)鍵字： Cadence FPGA
中芯國(guó)際采用Cadence公司 DFM 和低功耗硅技術(shù)
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，今天宣布中國(guó)最大的半導(dǎo)體晶圓廠中芯國(guó)際集成電路制造有限公司，已經(jīng)將Cadence? Silicon Realization產(chǎn)品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設(shè)計(jì)(DFM)以及低功耗技術(shù)的核心。以Cadence Encounter Digital Implementation System為基礎(chǔ)，兩家公司合作為65納米系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)提供了一個(gè)完整的端到端的Silicon Realiza
- 關(guān)鍵字： 中芯國(guó)際 Cadence 65納米
中芯國(guó)際采用Silicon Realization 技術(shù)構(gòu)建其65納米參考流程
- Cadence 設(shè)計(jì)系統(tǒng)公司12月6日宣布，中國(guó)最大的半導(dǎo)體晶圓廠中芯國(guó)際集成電路制造有限公司已經(jīng)將CadenceR Silicon Realization 產(chǎn)品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設(shè)計(jì)(DFM)以及低功耗技術(shù)的核心。以 Cadence Encounter Digital Implementation System 為基礎(chǔ)，兩家公司合作為65納米系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)提供了一個(gè)完整的端到端的 Silicon Realization 流程。
- 關(guān)鍵字： Cadence 晶圓 可制造性設(shè)計(jì)
Cadence劉國(guó)軍：65nm及以下芯片設(shè)計(jì)要破傳統(tǒng)
- 幾年前，65nm芯片設(shè)計(jì)項(xiàng)目已經(jīng)在中國(guó)陸續(xù)開展起來(lái)。中國(guó)芯片設(shè)計(jì)企業(yè)已逐步具備65nm芯片的設(shè)計(jì)能力。同時(shí)，由于65nm與以往更大特征尺寸的設(shè)計(jì)項(xiàng)目確實(shí)有很大不同，因此，對(duì)一些重要環(huán)節(jié)需要產(chǎn)業(yè)上下游共同關(guān)注。 關(guān)注一 如何確保IP質(zhì)量 雖然IP問(wèn)題與65nm芯片設(shè)計(jì)并不直接相關(guān)，由于他們的一些客戶在實(shí)際設(shè)計(jì)項(xiàng)目中遇到的比較大的問(wèn)題之一就是IP質(zhì)量問(wèn)題，因此應(yīng)該引起業(yè)界的關(guān)注。 隨著芯片設(shè)計(jì)采用更先進(jìn)的工藝技術(shù)，芯片規(guī)模越來(lái)越大，對(duì)IP的需求越來(lái)越多。 目前不同IP來(lái)源，不同代工
- 關(guān)鍵字： Cadence 芯片 65nm
Cadence與ARM合作開發(fā)ARM優(yōu)化型系統(tǒng)實(shí)現(xiàn)方案
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布拓展其與ARM的合作關(guān)系，為ARM處理器開發(fā)一個(gè)優(yōu)化的系統(tǒng)實(shí)現(xiàn)解決方案，將實(shí)現(xiàn)端到端的流程，包括一個(gè)全套的可互用型工具、ARM® 處理器和實(shí)體IP、內(nèi)置Linux到GDSII的方法學(xué)與服務(wù)。為了加快該解決方案的采用，Cadence將會(huì)提供完善的補(bǔ)充材料，如指南手冊(cè)與學(xué)習(xí)材料，包括兩本方法學(xué)參考書，并拓展服務(wù)、方法學(xué)與培訓(xùn)機(jī)構(gòu)的生態(tài)系統(tǒng)。 “軟件復(fù)雜性的不斷攀升驅(qū)使系統(tǒng)成本的提升，業(yè)界領(lǐng)先企業(yè)需要聯(lián)合起來(lái)，提供可靠而節(jié)約
- 關(guān)鍵字： Cadence 電子設(shè)計(jì) ARM
國(guó)民技術(shù)選擇Cadence作為先進(jìn)工藝系統(tǒng)SOC設(shè)計(jì)的優(yōu)選供應(yīng)商
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布，中國(guó)領(lǐng)先的無(wú)工廠IC設(shè)計(jì)企業(yè)國(guó)民技術(shù)股份有限公司在對(duì)Cadence® Virtuoso®、Encounter®、以及系統(tǒng)級(jí)封裝(SiP)技術(shù)進(jìn)行了縝密的評(píng)估后，認(rèn)為Cadence技術(shù)和方法學(xué)的強(qiáng)大組合，可幫助國(guó)民技術(shù)更好地實(shí)現(xiàn)在先進(jìn)工藝條件下，復(fù)雜的系統(tǒng)級(jí)SOC的高品質(zhì)設(shè)計(jì)。寄予這樣的評(píng)估國(guó)民技術(shù)選擇Cadence公司作為公司設(shè)計(jì)的EDA優(yōu)選供應(yīng)商，應(yīng)用其EDA軟件開發(fā)安全、通信電子市場(chǎng)尖端的系統(tǒng)級(jí)芯片(SoC)。 國(guó)
- 關(guān)鍵字： Cadence IC設(shè)計(jì) Virtuoso Encounter
Cadence針對(duì)28納米工藝為TSMC模擬/混合信號(hào)設(shè)計(jì)參考流程1.0版提供廣泛支持
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)廠商Cadence設(shè)計(jì)系統(tǒng)公司今天宣布，支持臺(tái)灣積體電路制造股份有限公司 (以下簡(jiǎn)稱TSMC) 模擬/混合信號(hào)(以下簡(jiǎn)稱AMS)設(shè)計(jì)參考流程1.0版，以實(shí)現(xiàn)先進(jìn)的28納米工藝技術(shù)。Cadence與TSMC在這項(xiàng)全新設(shè)計(jì)參考流程上的合作，將可協(xié)助促進(jìn)高級(jí)混合信號(hào)設(shè)計(jì)的上市時(shí)間，幫助降低在設(shè)計(jì)基礎(chǔ)架構(gòu)的多余投資，并提高投資回報(bào)率。 “與Cadence之間的合作伙伴關(guān)系，是客戶實(shí)現(xiàn)高級(jí)模擬/混合信號(hào)設(shè)計(jì)成功不可或缺的一環(huán)，”TSMC設(shè)計(jì)方法與服務(wù)行銷副處長(zhǎng)T
- 關(guān)鍵字： Cadence 28納米 混合信號(hào)
Cadence使用最新開放型綜合平臺(tái)加快SoC實(shí)現(xiàn)，降低成本
- Cadence設(shè)計(jì)系統(tǒng)公司今天發(fā)布Cadence Open Integration Platform，該平臺(tái)能夠顯著降低SoC開發(fā)成本，提高質(zhì)量并加快生產(chǎn)進(jìn)度。Cadence Open Integration Platform是支持其新一代應(yīng)用驅(qū)動(dòng)式開發(fā)的EDA360愿景的一個(gè)關(guān)鍵支柱，包含公司自身及其產(chǎn)業(yè)鏈參與者提供的面向集成而優(yōu)化的IP、全新Cadence Integration Design Environment 以及按需集成服務(wù)。Cadence混合信號(hào)(模擬與數(shù)字)設(shè)計(jì)、驗(yàn)證與實(shí)現(xiàn)產(chǎn)品與解決
- 關(guān)鍵字： Cadence SoC EDA
Cadence推出驗(yàn)證計(jì)算平臺(tái)加快系統(tǒng)開發(fā)時(shí)間并提高其質(zhì)量
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天公布了第一款全集成高性能驗(yàn)證計(jì)算平臺(tái)，稱為Palladium XP，它在一個(gè)統(tǒng)一的驗(yàn)證環(huán)境中綜合了模擬(Simulation)、加速(Acceleration)與仿真(Emulation)。這種高度可擴(kuò)展的Palladium XP驗(yàn)證計(jì)算平臺(tái)是為了支持下一代設(shè)計(jì)而開發(fā)的，讓設(shè)計(jì)與驗(yàn)證團(tuán)隊(duì)能夠更快地完善他們的軟硬件環(huán)境，在更短的時(shí)間內(nèi)生產(chǎn)出更高質(zhì)量的嵌入式系統(tǒng)。 Cadence® Palladium® XP 最高支持20億門的設(shè)
- 關(guān)鍵字： Cadence EDA設(shè)計(jì) 驗(yàn)證計(jì)算平臺(tái) Palladium
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