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cpld／fpga 文章進(jìn)入cpld／fpga技術(shù)社區(qū)

YUV分離的兩種FPGA實現(xiàn)

摘要：速度與面積的互換一直是基于FPGA設(shè)計中的一個不變的主題，在此介紹了兩種YUV分離的FPGA的實現(xiàn)方式：基于面積的實現(xiàn)和基于速度的實現(xiàn)。前者僅用一片雙口RAM串行，實現(xiàn)了YUV分離數(shù)據(jù)的輸出；后者利用流水線的思想
關(guān)鍵字： FPGA YUV 分離

混合信號FPGA實現(xiàn)真正單芯片SOC

要實現(xiàn)能夠?qū)⑺兄匾δ芗稍趩我黄骷脑O(shè)計理由很簡單，因為這樣就能將材料成本、部件庫存及電路板面積減至最低。另外，相較于多芯片解決方案，單芯片方案的功耗也較低，同時也有助于提高對知識產(chǎn)權(quán)的保護(hù)。如果
關(guān)鍵字： FPGA SOC 混合信號單芯片

基于FPGA的數(shù)字積分法插補(bǔ)控制器設(shè)計與實現(xiàn)

摘要：為了提高伺服電機(jī)的步進(jìn)精度，簡化控制器結(jié)構(gòu)，采用FPGA器件并運(yùn)用Verilog HDL語言設(shè)計出的插補(bǔ)控制器，不僅采用數(shù)字積分法實現(xiàn)直線插補(bǔ)控制和圓弧插補(bǔ)控制，提高了插補(bǔ)速度和插補(bǔ)精度，而且運(yùn)用多軸聯(lián)動技術(shù)，
關(guān)鍵字： FPGA 數(shù)字積分插補(bǔ)控制器

FPGA+DSP結(jié)構(gòu)嵌入式系統(tǒng)的FPGA配置方法及其實現(xiàn)

0 引言在信號處理領(lǐng)域中，基于FPGA+DSP的結(jié)構(gòu)設(shè)計已經(jīng)是系統(tǒng)發(fā)展的一個重要方向。隨著該系統(tǒng)設(shè)計的廣泛應(yīng)用，功能變得更加豐富，成本日趨低廉。而在某些小型化應(yīng)用的場合中，對系統(tǒng)體積的要求越來越高，因此如何在硬
關(guān)鍵字： FPGA DSP 嵌入式系統(tǒng) 配置方法

FPGA中SPI Flash存儲器的復(fù)用編程方法的實現(xiàn)

SPI(Serial Peripheral Interface，串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占 ...
關(guān)鍵字： FPGA SPI Flash 存儲器復(fù)用編程

用FPGA實現(xiàn)Nios II嵌入式系統(tǒng)配置技術(shù)

用FPGA實現(xiàn)Nios II嵌入式系統(tǒng)配置技術(shù),現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是一種高密度可編程邏輯器件，其邏輯功能是通過把設(shè)計生成的數(shù)據(jù)文件配置進(jìn)芯片內(nèi)部的靜態(tài)配置數(shù)據(jù)存儲器(SRAM )來實現(xiàn)的，具有可重復(fù)編程性，可以靈活實現(xiàn)各
關(guān)鍵字：系統(tǒng) 配置技術(shù) 嵌入式 II 實現(xiàn) Nios FPGA

交換位技術(shù)改進(jìn)FPGA-PWM計數(shù)器性能

　簡單改變FPGA計數(shù)器規(guī)格使作為DAC功能PWM計數(shù)器的紋波降低?！　‘?dāng)需要一些模擬輸出和系統(tǒng)中有FPGA時，很可能選擇使用如圖1的PWM模塊和簡單低通濾波器。FPGA的輸出是固定頻率、計數(shù)器和數(shù)字比較器使占空比可變的典
關(guān)鍵字： FPGA-PWM 技術(shù)改進(jìn) 計數(shù)器性能

ARM、FPGA與可編程模擬電路設(shè)計的單芯片技術(shù)綜合應(yīng)用

ARM、FPGA與可編程模擬電路設(shè)計的單芯片技術(shù)綜合應(yīng)用,如果世上真的有典型或者通用的嵌入式系統(tǒng)應(yīng)用，主流半導(dǎo)體公司的產(chǎn)品目錄一定會薄很多?，F(xiàn)在設(shè)計人員不僅要從多種處理器架構(gòu)中進(jìn)行選擇(大多數(shù)嵌入式系統(tǒng)設(shè)計都以處理器內(nèi)核為中心)，而且外設(shè)、通信端口和模擬功能組
關(guān)鍵字：技術(shù) 綜合應(yīng)用單芯片電路設(shè)計 FPGA 可編程模擬 ARM

基于CPLD的可編程高精度CCD信號發(fā)生器設(shè)計

基于CPLD的可編程高精度CCD信號發(fā)生器設(shè)計,本文設(shè)計了一種基于CPLD的可編程高精度CCD信號發(fā)生器。充分利用CPLD的可編程性．模擬出滿足系統(tǒng)要求的CD信號，輸出信號頻率達(dá)到1IMHZ。1 引言

CCD (Charge Coupled Devices)電荷藕合器件是20世紀(jì)70年代初發(fā)展起來
關(guān)鍵字：信號發(fā)生器設(shè)計 CCD 高精度 CPLD 可編程基于

基于DSP和CPLD增強(qiáng)數(shù)據(jù)采集的可擴(kuò)展性

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP 數(shù)據(jù)采集 CPLD 可擴(kuò)展性

Altera全新Qsys工具加速FPGA產(chǎn)品上市步伐

　　在FPGA設(shè)計領(lǐng)域目前存在著三大主要難題：設(shè)計規(guī)模擴(kuò)大、設(shè)計重用、設(shè)計驗證時間太長。這三大難題嚴(yán)重影響著FPGA設(shè)計的效能，將減緩產(chǎn)品由研發(fā)到上市的時間，是亟需解決的重點(diǎn)問題。　　2012年3月30日，“Altera亞太區(qū)采用Qsys實現(xiàn)系統(tǒng)集成研討會•北京站”在清華大學(xué)舉行，該活動重點(diǎn)介紹了Altera新的系統(tǒng)集成工具Qsys，及其如何通過Qsys提高設(shè)計效能。　　簡化設(shè)計過程　　隨著半導(dǎo)體技術(shù)的不斷發(fā)展，由于半導(dǎo)體工藝的不斷提升，器件的集成度也隨之提升
關(guān)鍵字： Altera FPGA Qsys

基于DSP和CPLD的低壓斷路器智能控制器

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關(guān)鍵字： DSP 低壓斷路器 CPLD 智能控制器

基于FPGA實現(xiàn)多天線多載波的數(shù)字上下變頻

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字：多天線多載波 FPGA 數(shù)字上下變頻

Altera發(fā)售目前市場上功耗最低成本最低的28nm FPGA

　　Altera公司(NASDAQ: ALTR)今天宣布，開始發(fā)售其28-nm Cyclone? V FPGA。Cyclone V器件是目前市場上功耗最低、成本最低的28-nm FPGA。該系列通過集成，前所未有的同時實現(xiàn)了高性能、低系統(tǒng)成本和低功耗，非常適合工業(yè)、無線、固網(wǎng)、軍事和汽車等市場應(yīng)用。Cyclone V系列完成了Altera的28-nm定制系列產(chǎn)品的全系列發(fā)售，提供多種器件以滿足用戶的各類設(shè)計需求——從最大帶寬到最低功耗。　　Cyclone V系列采用了T
關(guān)鍵字： Altera FPGA

基于DSP的FPGA配置方法研究與實現(xiàn)

基于DSP的FPGA配置方法研究與實現(xiàn),摘要：在數(shù)字電路中，F(xiàn)PGA+DSP的系統(tǒng)結(jié)構(gòu)應(yīng)用日益廣泛。為了減小此種結(jié)構(gòu)的體積和降低成本，對FPGA采用了被動并行的配置方式。上電后，DSP首先完成自身程序的加載，之后充當(dāng)配置FPGA的主處理器，從FLASH芯片中讀取FP
關(guān)鍵字：方法研究實現(xiàn) 配置 FPGA DSP 基于

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計與實現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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