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基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計
- 今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時，應(yīng)完全切斷電源以保存電池能量，從而實現(xiàn)很多設(shè)計者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實現(xiàn)一個節(jié)省電池能量的系統(tǒng)斷電電路。
- 關(guān)鍵字： 按鍵開關(guān)矩陣 系統(tǒng)斷電電路 CPLD
基于CPLD的高效多串口中斷方案
- 在嵌入式系統(tǒng)中，花費大量的中斷源來擴展串口無疑是大量的資源浪費。針對這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實現(xiàn)高效多串口中斷方案，可以利用單一的中斷源來管理多個擴展串口，并保證多個串口中斷的無漏檢測與服務(wù)。
- 關(guān)鍵字： 多串口中斷源 電平轉(zhuǎn)換 CPLD
基于CPLD的八段數(shù)碼顯示管驅(qū)動電路設(shè)計
- 時鐘脈沖計數(shù)器的輸出經(jīng)過3 線—8 線譯碼器譯碼其輸出信號接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個，通過八選一數(shù)據(jù)選擇器的地址碼來選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個數(shù)碼管就可以輪流顯示八個數(shù)字，如果時鐘脈沖頻率合適，可實現(xiàn)八個數(shù)碼管同時被點亮的視覺效果。
- 關(guān)鍵字： 八位數(shù)碼管 共陰極 CPLD
CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
- CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅(qū)動、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點。而且CPLD的邏輯單元功能強大，一般的邏輯在單元內(nèi)均可實現(xiàn)，因而其互連關(guān)系簡單，電路的延時就是單元本身和集總總線的延時(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對觸發(fā)器的需求量相對較
- 關(guān)鍵字： 高速 數(shù)據(jù)采集 CPLD
基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路
- 在數(shù)字電路設(shè)計中，當(dāng)需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時，往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因為這種專用單穩(wěn)態(tài)集成電路簡單、方便；另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求不是很高。當(dāng)對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求較高時，采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知，專用單穩(wěn)態(tài)集成電路中的寬度定時元件R、C是隨溫度、濕度等因素變化而變化的，在對其進行溫度補償時，調(diào)試過程相當(dāng)繁瑣，而且，電路工作
- 關(guān)鍵字： 單穩(wěn)態(tài) 脈沖 CPLD
基于Verilog HDL的RS-232串口通信在CPLD上的實現(xiàn)
- 為了實現(xiàn)PC機與CPLD的通信，進行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點，應(yīng)用了有限狀態(tài)機理論進行編程實現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺上用VerilogHDL進行編程，并通過了VC編寫程序的數(shù)據(jù)傳輸?shù)尿炞C。研究成果為工程上PC機與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯栴}提供了一種解決方法。
- 關(guān)鍵字： 有限狀態(tài)機 數(shù)據(jù)包 CPLD
基于CPLD的片內(nèi)振蕩器設(shè)計及其優(yōu)化
- 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
- 關(guān)鍵字： 片內(nèi)振蕩器 SoC CPLD
基于CPLD的數(shù)字延遲線設(shè)計
- 如果僅用一個延遲模塊就能同時完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實現(xiàn)數(shù)字延遲線的設(shè)計的。
- 關(guān)鍵字： 數(shù)字延遲線 延遲誤差 CPLD
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