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          利用CPLD實(shí)現(xiàn)數(shù)字濾波及抗干擾

          • 利用CPLD實(shí)現(xiàn)數(shù)字濾波及抗干擾,1 濾波和抗干擾概述

            單片機(jī)應(yīng)用系統(tǒng)的輸入信號(hào)常含有種種噪聲和干擾,它們來自被測(cè)信號(hào)源、傳感器、外界干擾源等。為了提高測(cè)量和控制精度,必須消除信號(hào)中的噪聲和干擾。噪聲有兩大類:一類為周期性的;另一類為
          • 關(guān)鍵字: 波及  抗干擾  數(shù)字  實(shí)現(xiàn)  CPLD  利用  

          基于MAX7000系列CPLD的數(shù)據(jù)采集系統(tǒng)

          • 基于MAX7000系列CPLD的數(shù)據(jù)采集系統(tǒng),CPLD是復(fù)雜的PLD,專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成,具有門電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動(dòng)、內(nèi)含ROM或FLASH(部分支持在系
          • 關(guān)鍵字: 數(shù)據(jù)采集  系統(tǒng)  CPLD  系列  MAX7000  基于  

          基于AVR和CPLD的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

          • 輸入系統(tǒng)的信息大多數(shù)是模擬量,為使計(jì)算機(jī)能夠處理這些模擬量,必須經(jīng)由數(shù)據(jù)采集系統(tǒng)將模擬量轉(zhuǎn)化為數(shù)字量...
          • 關(guān)鍵字: AVR  CPLD  高速數(shù)據(jù)采集  

          利用電阻觸摸屏和CPLD來實(shí)現(xiàn)多點(diǎn)觸摸系統(tǒng)的替代

          •  觸摸屏是成熟的技術(shù),最基本、也是最常用的是4/5線電阻觸摸屏。很多標(biāo)準(zhǔn)屏支持多種尺寸,可以選擇多種解碼模擬解決方案。電阻觸摸屏支持多種輸入方法,比如手指、觸摸筆、手套和指甲等等。電容觸摸屏是一種新的解決
          • 關(guān)鍵字: 觸摸  系統(tǒng)  替代  實(shí)現(xiàn)  CPLD  電阻  觸摸屏  利用  

          基于VHDL 的矩陣鍵盤及顯示電路設(shè)計(jì)

          • 摘 要:為了有效防止機(jī)械式鍵盤按鍵抖動(dòng)帶來的數(shù)據(jù)錯(cuò)誤,這里在Quartus Ⅱ開發(fā)環(huán)境下,采用VHDL 語言設(shè)計(jì)了一種能夠?qū)C(jī)械式4 times;4 矩陣鍵盤的按鍵值依次顯示到8 個(gè)7 段數(shù)碼管上的矩陣鍵盤及顯示電路。仿真結(jié)果表
          • 關(guān)鍵字: FPGA/ CPLD   鍵盤  電路  

          基于CPLD內(nèi)部的反向器實(shí)現(xiàn)振蕩器應(yīng)用

          •   摘要:使用CPLD內(nèi)部的資源施密特觸發(fā)器和反相器,只需外加一個(gè)RC就可以設(shè)計(jì)出一個(gè)穩(wěn)定的振蕩器,為CPLD或外圍器件提供時(shí)鐘源。靈活方便的設(shè)計(jì)及低成本的特性,使之具有很好的產(chǎn)品商業(yè)使用價(jià)值。   關(guān)鍵字:CPLD;施密特觸發(fā)器;振蕩器   前言   電子技術(shù)的飛速發(fā)展,尤其是消費(fèi)類電子產(chǎn)品在成本、產(chǎn)品功能及品質(zhì)的更高要求,使消費(fèi)類電子產(chǎn)品的設(shè)計(jì)不是簡單地要求設(shè)計(jì)出來,而是要考慮低成本高品質(zhì)。 CPLD的成本低,占用PCB面積小,功耗低和靈活的后期可編程特性在嵌入式設(shè)計(jì)中得到越來越廣泛的應(yīng)用。
          • 關(guān)鍵字: CPLD  施密特觸發(fā)器  201009  

          FPGA/CPLD狀態(tài)機(jī)的穩(wěn)定性設(shè)計(jì)

          • FPGA/CPLD狀態(tài)機(jī)的穩(wěn)定性設(shè)計(jì),  隨著大規(guī)模和超大規(guī)模FPGA/CPLD器件的誕生和發(fā)展,以HDL(硬件描述語言)為工具、FPGA/CPLD器件為載體的EDA技術(shù)的應(yīng)用越來越廣泛.從小型電子系統(tǒng)到大規(guī)模SOC(Systemonachip)設(shè)計(jì),已經(jīng)無處不在.在FPGA/CPLD設(shè)計(jì)中,狀
          • 關(guān)鍵字: 設(shè)計(jì)  穩(wěn)定性  狀態(tài)  FPGA/CPLD  

          基于AVR和CPLD的高速數(shù)據(jù)采集系統(tǒng)

          • 為了提高數(shù)據(jù)采集卡的速度,同時(shí)降低成本,設(shè)計(jì)一種并行數(shù)據(jù)采集系統(tǒng),要求并行采集速度大于10 Mb/s。整個(gè)系統(tǒng)由AVR與CPLD控制實(shí)現(xiàn),通過MAXl308完成模數(shù)轉(zhuǎn)換,并設(shè)計(jì)搭建了其外圍電路。采用12路數(shù)據(jù)存儲(chǔ)模式存儲(chǔ)高速采集的數(shù)據(jù)。實(shí)驗(yàn)依據(jù)存儲(chǔ)要求搭建硬件電路并調(diào)試,示波器顯示的波形結(jié)果8組脈沖序列完全對(duì)齊,沒有出現(xiàn)時(shí)序混亂,同時(shí)并行處理過程中不相互影響,實(shí)現(xiàn)了低成本高速多路采集的設(shè)計(jì)要求。
          • 關(guān)鍵字: CPLD  AVR  高速數(shù)據(jù)  采集系統(tǒng)    

          單片機(jī)和CPLD的望遠(yuǎn)鏡伺服控制器設(shè)計(jì)

          • 摘要:設(shè)計(jì)基于高速單片機(jī)C8051F120和CPLD的高精度大型望遠(yuǎn)鏡的伺服控制器,由單片機(jī)實(shí)現(xiàn)閉環(huán)控制算法、上位機(jī)通信和LCD顯示控制,CPLD實(shí)現(xiàn)增量式編碼器計(jì)數(shù)、電機(jī)驅(qū)動(dòng)波形發(fā)生以及I/O接口。該控制器可獨(dú)立進(jìn)行電機(jī)
          • 關(guān)鍵字: 單片機(jī)  CPLD  LCD  

          一種基于CPLD的聲發(fā)射信號(hào)傳輸系統(tǒng)設(shè)計(jì)

          • 聲發(fā)射技術(shù)是光纖傳感技術(shù)和聲發(fā)射技術(shù)相結(jié)合的產(chǎn)物,是目前聲發(fā)射技術(shù)的發(fā)展趨勢(shì)。它將高靈敏度聲發(fā)射傳...
          • 關(guān)鍵字: CPLD  FPGA  信號(hào)傳輸  聲發(fā)射  

          基于CPLD的臭氧電源控制系統(tǒng)的軟硬件設(shè)計(jì)

          •   臭氧發(fā)生器供電電源是臭氧發(fā)生器的重要組成部分,供電電源的電壓、頻率和波形是影響臭氧發(fā)生器效率的重要因素。發(fā)生器的結(jié)構(gòu)、氣源和冷卻系統(tǒng)確定后,電源系統(tǒng)的性能與品質(zhì)就成為影響發(fā)生器效率的關(guān)鍵?! ? 系
          • 關(guān)鍵字: 軟硬件  設(shè)計(jì)  控制系統(tǒng)  電源  CPLD  臭氧  基于  

          一種以CPLD為核心處理電路的數(shù)字電壓表設(shè)計(jì)

          • 設(shè)計(jì)了基于CPLD的數(shù)字電壓表,采用CPLD器件作為核心處理電路,用單片機(jī)進(jìn)行控制,能較好地減小外界干擾,提高分...
          • 關(guān)鍵字: CPLD  數(shù)字電壓表  單片機(jī)  

          基于CPLD+DSP的實(shí)時(shí)數(shù)字圖像穩(wěn)定系統(tǒng)

          • 為了實(shí)現(xiàn)實(shí)時(shí)便攜式數(shù)字圖像穩(wěn)定系統(tǒng)的現(xiàn)場(chǎng)應(yīng)用,設(shè)計(jì)一種基于DSP C6416的實(shí)時(shí)數(shù)字圖像穩(wěn)定系統(tǒng)。該系統(tǒng)由CPLD進(jìn)行處理邏輯和視頻同步控制,通過兩個(gè)雙端口RAM作為數(shù)據(jù)輸入和輸出的高速緩存,將DSP上的4個(gè)Bank信號(hào)中的8位和RAM的32位接口間進(jìn)行數(shù)據(jù)轉(zhuǎn)換,并使用EDMA技術(shù)進(jìn)行數(shù)據(jù)傳輸。系統(tǒng)工作時(shí),通過對(duì)片內(nèi)Cache中數(shù)據(jù)區(qū)和程序區(qū)的合理分配,QDMA將于預(yù)處理處理數(shù)據(jù)讀入片內(nèi),達(dá)到高速處理的目的。最后討論了使用內(nèi)聯(lián)函數(shù)和線性流水技術(shù),加快算法軟件的執(zhí)行速度,實(shí)現(xiàn)高速實(shí)時(shí)圖像穩(wěn)定處理。
          • 關(guān)鍵字: CPLD  DSP  實(shí)時(shí)數(shù)字  圖像    
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          cpld-jtag接口介紹

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