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fbs-pld 文章進(jìn)入fbs-pld技術(shù)社區(qū)

PLD技術(shù)在功能薄膜材料研究中的應(yīng)用

薄膜材料已在半導(dǎo)體材料、超導(dǎo)材料、生物材料、微電子元件等方面得到廣泛應(yīng)用。為了得到高質(zhì)量的薄膜材料，脈沖激光沉積技術(shù)受到了廣泛的關(guān)注。本文介紹了脈沖激光沉積(PLD)薄膜技術(shù)的原理及特點(diǎn)，分析了脈沖激光沉積
關(guān)鍵字： PLD 薄膜材料中的應(yīng)用

基于S3C44BOX芯片的單回路PlD控制器參數(shù)整定

摘要：針對目前單回路PID控制系統(tǒng)穩(wěn)定性不高，控制效果不理想的情況，提出以ARM7S3C4480X 32位嵌入式芯片為核心設(shè)計(jì)的單回路控制器的設(shè)計(jì)方法，該芯片具有強(qiáng)大的數(shù)據(jù)處理功能。在設(shè)計(jì)過程中選擇了更便捷的C語言平臺(tái)，
關(guān)鍵字：控制器參數(shù) PlD 回路 S3C44BOX 芯片基于

MCS-51單片機(jī)與PLD 可編程器件接口設(shè)計(jì)

摘要：采用Lattice公司的PLD器件ISPLSI1032，基于VHDL描述語言設(shè)計(jì)了一種MCS-51單片機(jī)與PLD可編程邏輯器件的接 ...
關(guān)鍵字：單片機(jī) PLD EDA VHDL

基于FPGA LPM多功能信號(hào)發(fā)生器設(shè)計(jì)

摘要：以FPGA芯片為載體，通過QuartusII的LPM_ROM模塊和VHDL語言為核心設(shè)計(jì)一個(gè)多功能信號(hào)發(fā)生器，根據(jù)輸入...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

基于FPGA的電子設(shè)計(jì)競賽電路板的設(shè)計(jì)與實(shí)現(xiàn)

摘要：介紹了一種基于FPGA的電子設(shè)計(jì)競賽電路板，該電路板由美國Altera公司的Cyclone系列FPGAEP1C6、單片...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

基于FPGA的像素探測器數(shù)據(jù)緩存設(shè)計(jì)

粒子對撞機(jī)[1]是建立在高能同步加速器上的一種粒子對撞裝置。對撞機(jī)運(yùn)行時(shí)，能量強(qiáng)大的粒子在其內(nèi)部經(jīng)過加速...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

基于FPGA的CORDIC算法的改進(jìn)及實(shí)現(xiàn)

坐標(biāo)旋轉(zhuǎn)計(jì)算機(jī)CORDIC(TheCoordinateRotationalDigitalComputer)算法是一種用于計(jì)算一些常用的基本運(yùn)算...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

PLD器件的應(yīng)用

10.4 PLD器件的應(yīng)用10.4.1 可編程器件的開發(fā)系統(tǒng)10.4.2 ABEL硬件描述語言一、ABEL源文件的結(jié)構(gòu)二、ABEL的基本語法10.4.3 應(yīng)用舉例10.4 PLD器件的應(yīng)用10.4.1 可編程器件的開發(fā)系統(tǒng)10.4.2 ABEL硬件描述語言一、ABEL源文
關(guān)鍵字： PLD 器件

萊迪思MachXO PLD發(fā)運(yùn)超7千5百萬片

萊迪思半導(dǎo)體公司今日宣布MachXO PLD(可編程邏輯器件)自量產(chǎn)起已經(jīng)發(fā)運(yùn)了超過7千5百萬片。全球客戶采用結(jié)合了易于使用、靈活性、系統(tǒng)集成和價(jià)格各方面創(chuàng)新優(yōu)勢的MachXO PLD，廣泛應(yīng)用于各種大批量、成本敏感的應(yīng)用。
關(guān)鍵字：萊迪思 MachXO PLD

PLD和數(shù)據(jù)通路來釋放微控制器中CPU資源

PLD和數(shù)據(jù)通路來釋放微控制器中CPU資源,本文介紹了一種采用PLD和數(shù)據(jù)通路(datapath)來解放微控制器系統(tǒng)中CPU任務(wù)的方案。在大多數(shù)微控制器結(jié)構(gòu)中，智能的CPU身邊總會(huì)環(huán)繞著一系列不可編程的外設(shè)。外設(shè)的功能有限，通常它們只負(fù)責(zé)數(shù)據(jù)形式的轉(zhuǎn)換。例如，I2C
關(guān)鍵字： CPU 資源控制器釋放數(shù)據(jù) 通路 PLD

使用賽靈思FPGA實(shí)現(xiàn)位與周期準(zhǔn)確的浮點(diǎn)DSP算法

現(xiàn)有FPGA和系統(tǒng)級(jí)要求導(dǎo)致對浮點(diǎn)運(yùn)算的需求變得越來越普遍。此視頻演示了SystemGeneratorforDSP是如何為...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

采用FPGA實(shí)現(xiàn) DisplayPort

在1月份舉辦的美國消費(fèi)電子展(ConsumerElectronicsShow)上，數(shù)家業(yè)界主要的平板電視及顯示技術(shù)公司紛紛宣...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

一種基于Spartan3E的DDS優(yōu)化設(shè)計(jì)

在高可靠應(yīng)用領(lǐng)域，如果設(shè)計(jì)得當(dāng)，將不會(huì)存在類似于MCU的復(fù)位不可靠和PC可能跑飛等問題。CPLD/FPGA的高可靠性還...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

萊迪思推出最低功耗和最豐富功能的低密度PLD

　　萊迪思半導(dǎo)體公司日前宣布MachXO2 PLD系列的2.5mmx2.5mm 25球型晶圓級(jí)芯片尺寸封裝(WLCSP)的樣片現(xiàn)已發(fā)運(yùn)。目前MachXO2器件結(jié)合了超小封裝尺寸——至今在PLD市場還未被超越——具有行業(yè)最低功耗和最豐富功能的低密度PLD。使用低功耗65nm工藝的嵌入式閃存技術(shù)構(gòu)建，MachXO2系列增加了3倍的邏輯密度，提高了10倍的嵌入式存儲(chǔ)器，并且與前代產(chǎn)品相比減少了100倍的靜態(tài)功耗。
關(guān)鍵字：萊迪思 PLD

從特殊應(yīng)用領(lǐng)域入手滿足FPGA客戶需求

FPGA未來的發(fā)展必然是以客戶需求為牽引，目前FPGA產(chǎn)品已經(jīng)進(jìn)入了“應(yīng)用為王”的時(shí)代，構(gòu)建不同應(yīng)用領(lǐng)域的平臺(tái)...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

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基于CPLD的FPGA從并快速加載方案
基于CPLD的系統(tǒng)硬件看門狗設(shè)計(jì)
基于DSP+CPLD的伺服控制卡的設(shè)計(jì)
分布式PLD解決方案可降低服務(wù)器成本并提升靈活性

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MachXO3StarterKitUsersGuideEB95.pdf
20150603102240239.pdf
基于可編程邏輯器件PLD的數(shù)字電路設(shè)計(jì)方案
Design @Machxo2 speed
【應(yīng)用筆記】使用Altera的PLD實(shí)現(xiàn)多協(xié)議標(biāo)簽切換(Implementing Multiprotocol Label Switching with Altera PLDs)
【應(yīng)用筆記】使用Altera的高密度BGA封裝器件進(jìn)行設(shè)計(jì)(Designing With High-Density BGA Packages for Altera Devices)
【應(yīng)用筆記】AN307:Xilinx用戶的Altera設(shè)計(jì)流程(AN 307: Altera Design Flow for Xilinx Users)
【應(yīng)用筆記】一種PLD JTAG配置的嵌入式解決方案—JRunner驅(qū)動(dòng)軟件(The JRunner Software Driver:An Embedded Solution for PLD JTAG Configuration)

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