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          基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計
          
                                                            
                                        
            
                    	
          • 基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計,本文介紹了基于C6727B的dMAX的基本結(jié)構(gòu)以及基于dMAX的嵌入式FIFO軟硬件設(shè)計，設(shè)置通用GPIO引腳作為中斷，為了加快FIFO的傳輸速率，使用突發(fā)讀寫方式進行數(shù)據(jù)傳輸。嵌入式FIFO的實現(xiàn)，使得DSP和外部設(shè)備的通信更加方便和快捷，而且不需要CPU的參與，減輕了CPU的負擔(dān)，CPU可以專注于復(fù)雜的算法處理。
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          • 關(guān)鍵字：
                        傳輸系統(tǒng)  設(shè)計  數(shù)據(jù)  FIFO  DSP-dMAX  嵌入式  基于                          
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          異步FIFO在FPGA與DSP通信中的運用
          
                                                            
                                        
            
                    	
          • 摘要  利用異步FIFO實現(xiàn)FPGA與DSP進行數(shù)據(jù)通信的方案。FPGA在寫時鐘的控制下將數(shù)據(jù)寫入FIFO，再與DSP進行握手后，DSP通過EMIFA接口將數(shù)據(jù)讀入。文中給出了異步FIFO的實現(xiàn)代碼和FPGA與DSP的硬件連接電路。經(jīng)驗證，利用
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          • 關(guān)鍵字：
                        通信  運用  DSP  FPGA  FIFO  異步                          
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          基于SOPC的自定義外設(shè)FIFO
          
                                                            
            
                    	
          • 摘要：以Altera公司的FPGA芯片EP2C20Q208C8為例，詳細介紹了在QuartusII 7．2的環(huán)境下，用SOPC Builder構(gòu)建Nios軟核時，自定義FIFO接口元件的方法。通過將采集到的電壓信號，在數(shù)碼管上顯示的實驗，實現(xiàn)FIFO寄存器與
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          • 關(guān)鍵字：
                        SOPC  FIFO  自定義  外設(shè)                            
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          一種基于FPGA的復(fù)數(shù)浮點協(xié)方差矩陣實現(xiàn)
          
                                                            
                    
          
                
          
                                
          
                    
          基于fifo存儲器的聲發(fā)射信號的數(shù)據(jù)傳輸及存儲
          
                                                            
                                        
            
                    	
          • 　　聲發(fā)射技術(shù)是光纖傳感技術(shù)和聲發(fā)射技術(shù)相結(jié)合的產(chǎn)物，是目前聲發(fā)射技術(shù)的發(fā)展趨勢。它將高靈敏度聲發(fā)射傳感器安裝于受力構(gòu)件表面以形成一定數(shù)目的傳感器陣列，實時接收和采集來自于材料缺陷的聲發(fā)射信號，進而通
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          • 關(guān)鍵字：
                        數(shù)據(jù)傳輸  存儲  信號  發(fā)射  fifo  存儲器  基于                          
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          高速大深度新型FIFO存儲器IDT72V3680的應(yīng)用
          
                                                            
            
                    	
          • 1 FIFO概述 
            　　FIFO芯片是一種具有存儲功能的高速邏輯芯片，可在高速數(shù)字系統(tǒng)中用作數(shù)據(jù)緩存。FIFO通常利用雙口RAM和讀寫地址產(chǎn)生模塊來實現(xiàn)其功能。FIFO的接口信號包括異步寫時鐘（wr-clk）和讀時鐘（rd-clk）、
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          • 關(guān)鍵字：
                        V3680  FIFO  3680  72V                            
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           FIFO芯片IDT72V3680的功能特點及應(yīng)用
          
                                                            
                                        
            
                    	
          •  FIFO芯片IDT72V3680的功能特點及應(yīng)用,1 FIFO概述 　　FIFO芯片是一種具有存儲功能的高速邏輯芯片，可在高速數(shù)字系統(tǒng)中用作數(shù)據(jù)緩存。FIFO通常利用雙口RAM和讀寫地址產(chǎn)生模塊來實現(xiàn)其功能。FIFO的接口信號包括異步寫時鐘（wr-clk）和讀時鐘（rd-clk）、與
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          • 關(guān)鍵字：
                        特點  應(yīng)用  功能  IDT72V3680  芯片  FIFO                          
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          基于FPGA的并行多通道激勵信號產(chǎn)生模塊
          
                                                            
            
                    	
          • 引言并行測試的實現(xiàn)途徑分為軟件方式和硬件方式。用軟件方式實現(xiàn)并行測試，關(guān)鍵是對測試任務(wù)的分...
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          • 關(guān)鍵字：
                        FPGA  NiosII  FIFO  DDS  多通道激勵信號                          
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          用FIFO實現(xiàn)超聲測厚系統(tǒng)A/D與ARM接口設(shè)計
          
                                                            
            
                    	
          • 在高頻超聲波數(shù)據(jù)采集系統(tǒng)中，很多高速A／D轉(zhuǎn)換器往往不能直接與處理器相連接，這時就需要使用FIFO在處理器...
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          • 關(guān)鍵字：
                        FIFO  超聲測厚  ARM                          
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          FPGA設(shè)計的高速FIFO電路技術(shù)
          
                                                            
                                        
            
                    	
          • FPGA設(shè)計的高速FIFO電路技術(shù),本文主要介紹高速FIFO電路在數(shù)據(jù)采集系統(tǒng)中的應(yīng)用，相關(guān)電路主要有高速A/D轉(zhuǎn)換器、FPGA、SDRAM存儲器等。圖1為本方案的結(jié)構(gòu)框圖。在大容量高速采集系統(tǒng)項目的開發(fā)過程中，F(xiàn)PGA作為可編程邏輯器件，設(shè)計靈活、可操作性
            • 
                    	                        
          • 關(guān)鍵字：
                        電路  技術(shù)  FIFO  高速  設(shè)計  FPGA                          
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          用FIFO實現(xiàn)超聲測厚系統(tǒng)A／D與ARM接口設(shè)計
          
                                                            
            
                    	
          • 在基于ARM的超聲波測厚系統(tǒng)中，ARM處理器的數(shù)據(jù)接收能力往往與A／D芯片的工作速率不匹配，為避免有效數(shù)據(jù)丟失，提高系統(tǒng)工作效率，用FIFO作為高速A／D與ARM處理器之間的中轉(zhuǎn)接口會得到很好的效果。這里以FIFO存儲器CY7C4261作為中轉(zhuǎn)器件實現(xiàn)了A／D芯片AD9283與ARM處理器S3C2410的接口設(shè)計，并敘述了數(shù)據(jù)從A／D芯片到ARM的整個數(shù)據(jù)采集過程。該接口電路用FIFO實現(xiàn)了超聲測厚系統(tǒng)中A／D與ARM之間的無縫連接，提高了系統(tǒng)測厚精度。它的電路簡單，調(diào)試方便，具有較高的應(yīng)用價值。
            
                    	                        
          • 關(guān)鍵字：
                        FIFO  ARM  系統(tǒng)  接口設(shè)計                            
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          基于FPGA的高速FIFO電路設(shè)計
          
                                                            
                                        
            
                    	
          • 給出異步FIFO電路在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用，由FPGA生成獨立時鐘域的FIFO緩存器，采用FIFO的可編程設(shè)置參數(shù)啟動數(shù)據(jù)傳輸，根據(jù)讀寫時鐘頻率異同的傳輸要求和FIFO的特性，采用一套控制電路，解決了可變速率數(shù)據(jù)緩存和固定時鐘傳輸?shù)膯栴}。
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          • 關(guān)鍵字：
                        FIFO  FPGA  時鐘  201004                          
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           高速異步FIFO的設(shè)計與實現(xiàn)
          
                                                            
                                        
            
                    	
          •  高速異步FIFO的設(shè)計與實現(xiàn),引言　　現(xiàn)代集成電路芯片中，隨著設(shè)計規(guī)模的不斷擴大．一個系統(tǒng)中往往含有數(shù)個時鐘。多時鐘帶來的一個問題就是，如何設(shè)計異步時鐘之間的接口電路。異步FIFO(First In First Out)是解決這個問題的一種簡便、快捷的解
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          • 關(guān)鍵字：
                        實現(xiàn)  設(shè)計  FIFO  異步  高速                          
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          異步FIFO和PLL在高速雷達數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
          
                                                            
                                        
            
                    	
          • 異步FIFO和PLL在高速雷達數(shù)據(jù)采集系統(tǒng)中的應(yīng)用,將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達數(shù)據(jù)采集系統(tǒng)中用來緩存A／D轉(zhuǎn)換的高速采樣數(shù)據(jù)，解決嵌入式實時數(shù)據(jù)采集系統(tǒng)中，高速采集數(shù)據(jù)量大，而處理器處理速度有限的矛盾，提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點，將FIFO和鎖相環(huán)設(shè)計在一塊芯片上。因為未使用外掛FIFO和PLL器件，使得板卡設(shè)計結(jié)構(gòu)簡單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個采集系統(tǒng)時鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性，方便系統(tǒng)進行升級維護。
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          • 關(guān)鍵字：
                        數(shù)據(jù)采集  系統(tǒng)  應(yīng)用  雷達  高速  FIFO  PLL  異步                          
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          以FPGA為橋梁的FIFO設(shè)計方案及其應(yīng)用
          
                                                            
            
                    	
          • 引言在利用DSP實現(xiàn)視頻實時跟蹤時，需要進行大量高速的圖像采集。而DSP本身自帶的FIFO并不足以支持...
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          • 關(guān)鍵字：
                        FPGA  FIFO  SDRAM  DSP                          
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          fifo介紹
          
      			
          
		      	
          
		      			      			      	采用FIFO方式時，信息被以所收到的次序進行傳輸。
表示信息存儲的一種數(shù)據(jù)結(jié)構(gòu)，含義是先進入的對象先取出。隊列（Queue ）就是基于這種性質(zhì)實現(xiàn)的。
FIFO( First In First Out)簡單說就是指先進先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價格越來越便宜。作為一種新型大規(guī)模集成電路，F(xiàn)IFO芯片以其靈活、方便、高效的特性，逐漸在高速數(shù)據(jù)采		      	[ 查看詳細 ]
		      			      	
          
    		
          
  		
          
  		  		  		  		
  		  		  		
  		  		  		
  		        		  		
  		  		
		
          
	
          
	
          

          

          
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