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基于DSP和ARM的音頻處理系統(tǒng)設(shè)計(jì)

本文闡述了由三者組成的音頻處理系統(tǒng)的硬件接口設(shè)計(jì)和軟件編程，提供了有效和實(shí)用的音頻處理系統(tǒng)方案。
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FPGA創(chuàng)新中心落戶(hù)無(wú)錫國(guó)家集成電路設(shè)計(jì)基地

可編程解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx）與無(wú)錫國(guó)家高新技術(shù)產(chǎn)業(yè)開(kāi)發(fā)區(qū)管理委員會(huì)今天共同宣布成立無(wú)錫國(guó)家集成電路設(shè)計(jì)基地FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）創(chuàng)新中心，并隆重舉行賽靈思正式授權(quán)“無(wú)錫國(guó)家集成電路設(shè)計(jì)基地—賽靈思聯(lián)合實(shí)驗(yàn)室”揭牌儀式。無(wú)錫新區(qū)管委會(huì)副主任朱曉紅以及賽靈思公司研究實(shí)驗(yàn)室高級(jí)總監(jiān)、全球大學(xué)計(jì)劃負(fù)責(zé)人Patrick Lysaght等出席了成立大會(huì)并為聯(lián)合實(shí)驗(yàn)室揭牌。作為國(guó)家級(jí)的集成電路設(shè)計(jì)基地，新的FPGA創(chuàng)新中心的成立以及聯(lián)合實(shí)驗(yàn)室的打造，意味著可編程設(shè)計(jì)在電子設(shè)計(jì)領(lǐng)域的
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FPGA：22年從配角到主角

任何一個(gè)從事后看來(lái)很成功的新事物從誕生到發(fā)展壯大都不可避免地經(jīng)歷過(guò)艱難的歷程并可能成為被研究的案例，F(xiàn)PGA也不例外。1985年，當(dāng)全球首款FPGA產(chǎn)品——XC2064誕生時(shí)，注定要使用大量芯片的PC機(jī)剛剛走出硅谷的實(shí)驗(yàn)室進(jìn)入商業(yè)市場(chǎng)，因特網(wǎng)只是科學(xué)家和政府機(jī)構(gòu)通信的神秘鏈路，無(wú)線(xiàn)電話(huà)笨重得像磚頭，日后大紅大紫的Bill Gates正在為生計(jì)而奮斗，創(chuàng)新的可編程產(chǎn)品似乎并沒(méi)有什么用武之地。　　事實(shí)也的確如此。最初，F(xiàn)PGA只是用于膠合邏輯，從膠合邏輯到算法
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數(shù)字差分BPSK擴(kuò)頻接收機(jī)的設(shè)計(jì)與FPGA實(shí)現(xiàn)

本文提出了一種全數(shù)字差分BPSK擴(kuò)頻接收機(jī)的實(shí)現(xiàn)方案，通過(guò)Simulink仿真驗(yàn)證了該方案具有較低的誤碼率。
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利用FPGA實(shí)現(xiàn)UART的設(shè)計(jì)

引言　　隨著計(jì)算機(jī)技術(shù)的發(fā)展和廣泛應(yīng)用，尤其是在工業(yè)控制領(lǐng)域的應(yīng)用越來(lái)越廣泛，計(jì)算機(jī)通信顯的尤為重要。串行通信雖然使設(shè)備之間的連線(xiàn)大為減少，但隨之帶來(lái)串／并轉(zhuǎn)換和位計(jì)數(shù)等問(wèn)題，這使串行通信技術(shù)比并行通信技術(shù)更為復(fù)雜。串／并轉(zhuǎn)換可用軟件實(shí)現(xiàn)，也可用硬件實(shí)現(xiàn)。用軟件實(shí)現(xiàn)串行傳送大多采用循環(huán)移位指令將一個(gè)字節(jié)由高位到低位(或低位到高位)一位一位依次傳送，這種方法雖然簡(jiǎn)單但速度慢，而且大量占用CPU的時(shí)間，影響系統(tǒng)的性能。更為方便的實(shí)現(xiàn)方法是用硬件，目前微處理器串行接口常用的LSI 芯片是UART(通用異
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基于FPGA的八位RISC CPU的設(shè)計(jì)

1 引言　　隨著數(shù)字通信和工業(yè)控制領(lǐng)域的高速發(fā)展，要求專(zhuān)用集成電路（ASIC）的功能越來(lái)越強(qiáng)，功耗越來(lái)越低，生產(chǎn)周期越來(lái)越短，這些都對(duì)芯片設(shè)計(jì)提出了巨大的挑戰(zhàn)，傳統(tǒng)的芯片設(shè)計(jì)方法已經(jīng)不能適應(yīng)復(fù)雜的應(yīng)用需求了。SoC（System on a Chip）以其高集成度，低功耗等優(yōu)點(diǎn)越來(lái)越受歡迎。開(kāi)發(fā)人員不必從單個(gè)邏輯門(mén)開(kāi)始去設(shè)計(jì)ASIC，而是應(yīng)用己有IC芯片的功能模塊，稱(chēng)為核（core），或知識(shí)產(chǎn)權(quán)（IP）宏單元進(jìn)行快速設(shè)計(jì)，效率大為提高。CPU 的IP
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DCS控制器中采用ARM處理器的冗余設(shè)計(jì)

在自動(dòng)化的許多領(lǐng)域，有效性的要求越來(lái)越高，因而對(duì)自動(dòng)化系統(tǒng)的容錯(cuò)水平的要求也變得越來(lái)越高，尤其在設(shè)備停機(jī)代價(jià)非常大的場(chǎng)合。為了滿(mǎn)足這些嚴(yán)格的要求，在DCS系統(tǒng)中通常采用冗余技術(shù)，這樣才能夠滿(mǎn)足這些領(lǐng)域所需要的安全性、可靠性和有效性的標(biāo)準(zhǔn)。　　在DCS控制系統(tǒng)中，分布處理單元是系統(tǒng)關(guān)鍵的部分。當(dāng)前這些分布處理單元的控制器往往是基于86系列CPU建構(gòu)的，這種架構(gòu)目前被廣泛采用。但是由于86系列分布處理單元的特點(diǎn)，導(dǎo)致現(xiàn)在的控制器處理單元存在很多的缺點(diǎn)，如放熱量大等。
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Altera首次實(shí)現(xiàn)了對(duì)關(guān)鍵工業(yè)以太網(wǎng)協(xié)議的FPGA IP支持

　　Altera公司日前宣布為工業(yè)自動(dòng)化應(yīng)用中的以太網(wǎng)通信協(xié)議提供FPGA支持，這些應(yīng)用包括ProfiNet、Ethernet/IP、Modbus-IDA、EtherCAT、SERCOS III接口和Ethernet Powerlink等。這些關(guān)鍵通信協(xié)議的知識(shí)產(chǎn)權(quán)(IP)內(nèi)核現(xiàn)在可以在Altera低成本Cyclone®系列FPGA中實(shí)現(xiàn)。　　設(shè)計(jì)人員利用工業(yè)以太網(wǎng)IP內(nèi)核可以在一塊電路板上實(shí)現(xiàn)任何標(biāo)準(zhǔn)，這不但減小了外形尺寸，而且節(jié)省了時(shí)間。系統(tǒng)OEM能夠以高性?xún)r(jià)比方式在其自動(dòng)化產(chǎn)品中增加工業(yè)
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基于FPGA的智能控制器設(shè)計(jì)及測(cè)試方法研究

摘要：通過(guò)模糊自整定PID控制器的設(shè)計(jì)，本文提出了一種基于VHDL描述、DSP Builder和Modelsim混合仿真、FPGA實(shí)現(xiàn)的智能控制器設(shè)計(jì)及測(cè)試新方法。首先，通過(guò)MATLAB仿真，得出智能控制器的結(jié)構(gòu)和參數(shù)。然后，基于VHDL進(jìn)行智能控制器的數(shù)字化實(shí)現(xiàn)及其開(kāi)環(huán)測(cè)試。在此基礎(chǔ)上，通過(guò)分析一般智能控制器的測(cè)試特點(diǎn)，采用DSP Builder構(gòu)建閉環(huán)測(cè)試系統(tǒng)，Modelsim運(yùn)行DSP Builder生成文件來(lái)驗(yàn)證QuartusII中所做VHDL設(shè)計(jì)的測(cè)試方法。實(shí)驗(yàn)表明，該測(cè)試方法能有效模擬控制器的
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Stratix II FPGA系統(tǒng)電源設(shè)計(jì)

基于MAX1951的諸多特點(diǎn)，本文給出了采用該器件為Stratix II FPGA系統(tǒng)供電以降低其功耗的設(shè)計(jì)方案。
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Altera宣布其Cyclone III FPGA提供對(duì)EtherCAT IP支持

　　Altera公司日前宣布為EtherCAT技術(shù)協(xié)會(huì)的EtherCAT協(xié)議提供知識(shí)產(chǎn)權(quán)(IP)支持。此前IP是針對(duì)Cyclone® II器件，現(xiàn)在將針對(duì)Altera新的低成本、低功耗Cyclone III FPGA。　　EtherCAT技術(shù)協(xié)會(huì)執(zhí)行總監(jiān)Martin Rostan說(shuō)：“在競(jìng)爭(zhēng)非常激烈的工廠自動(dòng)化設(shè)備市場(chǎng)上，企業(yè)正在尋找能夠迅速突出產(chǎn)品優(yōu)勢(shì)的新功能和特性。Cyclone III FPGA實(shí)現(xiàn)對(duì)EtherCAT的支持，使設(shè)計(jì)人員能夠以高性?xún)r(jià)比方式，輕松加入實(shí)時(shí)以太網(wǎng)功能。” 　　
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利用FPGA實(shí)現(xiàn)UART的設(shè)計(jì)

引言　　隨著計(jì)算機(jī)技術(shù)的發(fā)展和廣泛應(yīng)用，尤其是在工業(yè)控制領(lǐng)域的應(yīng)用越來(lái)越廣泛，計(jì)算機(jī)通信顯的尤為重要。串行通信雖然使設(shè)備之間的連線(xiàn)大為減少，但隨之帶來(lái)串／并轉(zhuǎn)換和位計(jì)數(shù)等問(wèn)題，這使串行通信技術(shù)比并行通信技術(shù)更為復(fù)雜。串／并轉(zhuǎn)換可用軟件實(shí)現(xiàn)，也可用硬件實(shí)現(xiàn)。用軟件實(shí)現(xiàn)串行傳送大多采用循環(huán)移位指令將一個(gè)字節(jié)由高位到低位(或低位到高位)一位一位依次傳送，這種方法雖然簡(jiǎn)單但速度慢，而且大量占用CPU的時(shí)間，影響系統(tǒng)的性能。更為方便的實(shí)現(xiàn)方法是用硬件，目前微處理器串行接口常用的LSI 芯片是UART(通用異
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降低FPGA功耗的設(shè)計(jì)

　　使用這些設(shè)計(jì)技巧和ISE功能分析工具來(lái)控制功耗　　新一代 FPGA的速度變得越來(lái)越快，密度變得越來(lái)越高，邏輯資源也越來(lái)越多。那么如何才能確保功耗不隨這些一起增加呢？很多設(shè)計(jì)抉擇可以影響系統(tǒng)的功耗，這些抉擇包括從顯見(jiàn)的器件選擇到細(xì)小的基于使用頻率的狀態(tài)機(jī)值的選擇等。　　為了更好地理解本文將要討論的設(shè)計(jì)技巧為什么能夠節(jié)省功耗，我們先對(duì)功耗做一個(gè)簡(jiǎn)單介紹。　　功耗包含兩個(gè)因素：動(dòng)態(tài)功耗和靜態(tài)功耗。動(dòng)態(tài)功耗是指對(duì)器件內(nèi)的容性負(fù)載充放電所需的功耗。它很大程度上取決于頻率、電壓和負(fù)載
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擴(kuò)頻通信系統(tǒng)的FPGA實(shí)現(xiàn)

　　擴(kuò)頻通信自上世紀(jì)50年代中期被美國(guó)軍方開(kāi)始研究以來(lái)，一直為軍事通信所獨(dú)占，廣泛應(yīng)用于軍事通信、電子對(duì)抗以及導(dǎo)航、測(cè)量等各個(gè)領(lǐng)域。進(jìn)入上世紀(jì)90年代以后，擴(kuò)頻通信又開(kāi)始向各種民用通信領(lǐng)域發(fā)展，典型的如CDMA和GPS等。應(yīng)用最廣的是直接序列擴(kuò)頻方式(DSSS)。它是將待傳送的信息數(shù)據(jù)被偽隨機(jī)碼調(diào)制，實(shí)現(xiàn)頻譜擴(kuò)展后再傳輸，接收端則采用相同的編碼進(jìn)行解調(diào)及相關(guān)處理，恢復(fù)原始信息數(shù)據(jù)。　　本文采用VHDL語(yǔ)言、Altera公司的集成開(kāi)發(fā)環(huán)境QuartusII 6.0和Cyclone系列芯片EPlC3T14
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基于ARM智能家居控制器設(shè)計(jì)與實(shí)現(xiàn)

　　如何將家庭里相對(duì)獨(dú)立的設(shè)備連接成一個(gè)系統(tǒng)，從而方便進(jìn)行本地和遠(yuǎn)程控制？本文通過(guò)采用ARM構(gòu)成智能家居控制器來(lái)實(shí)現(xiàn)這個(gè)目標(biāo)。智能家居控制器使用S3C2410、SIM100-E等元件來(lái)組成硬件平臺(tái)，再將Linux系統(tǒng)移植到硬件平臺(tái)上，然后設(shè)計(jì)好相應(yīng)的驅(qū)動(dòng)程序和應(yīng)用程序，最后將軟件下載到硬件平臺(tái)來(lái)對(duì)家電進(jìn)行本地和遠(yuǎn)程控制。　　隨著數(shù)字化家用電器的飛速發(fā)展，如何對(duì)家庭中相對(duì)獨(dú)立的家用電器進(jìn)行智能化管理和操作？這是人們非常關(guān)心的一個(gè)問(wèn)題。智能家居控制器能夠?qū)⒃S多相對(duì)獨(dú)立的家用電器構(gòu)成一個(gè)統(tǒng)一的系統(tǒng)，從而方
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