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基于DDS跳頻信號源的設計與實現(xiàn)
- 0 引言 跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應用于軍事、交通、商業(yè)等各個領域。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號的穩(wěn)定性和產生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產生多個所需的頻率。該方法頻率轉換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算
- 關鍵字： DDS FPGA
千兆采樣ADC確保直接RF變頻
- 隨著模數(shù)轉換器(ADC)的設計與架構繼續(xù)采用尺寸更小的過程節(jié)點，一種新的千兆赫ADC產品應運而生。能以千兆赫速率或更高速率進行直接RF采樣且不產生交織偽像的ADC為通信系統(tǒng)、儀器儀表和雷達應用的直接RF數(shù)字化帶來了全新的系統(tǒng)解決方案。 最先進的寬帶ADC技術可以實現(xiàn)直接RF采樣。就在不久前，唯一可運行在GSPS (Gsample/s)下的單芯片ADC架構是分辨率為6位或8位的Flash轉換器。這些器件能耗極高，且通常無法提供超過7位的有效位數(shù)(ENOB)，這是由于Flash架構的幾何尺寸與功耗限
- 關鍵字： ADC RF 轉換器 LVDS FPGA
選擇合適的轉換器：JESD204B與LVDS對比
- 1 為不同應用提供不同選擇 對于數(shù)據(jù)轉換器的高速串行傳輸，不同的應用有不同的選擇。十多年來，數(shù)據(jù)轉換器制造商一直選擇LVDS作為主要差分信號技術。盡管有些LVDS應用可使用更高的數(shù)據(jù)速率，但目前該市場上的轉換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps。LVDS技術一直難以滿足轉換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項LVDS核心制造商的行業(yè)標準。該規(guī)范可作為設計人員的最佳實踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS
- 關鍵字： JESD204B LVDS 轉換器 FPGA PHY
實現(xiàn)基于USB3.0技術的高清攝像頭系統(tǒng)設計
- 高清圖像質量已經快速成為現(xiàn)代家庭中多媒體產品的標準配置。在該領域之外的許多應用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應用包括安保、醫(yī)療成像和工廠生產線檢測系統(tǒng)等等。當然，盡管增強型成像技術在不久的將來更加流行似乎是板上釘釘?shù)氖虑?，但這將取決于支持更高數(shù)據(jù)傳輸能力的先進半導體技術的發(fā)展。本文將以實例闡述半導體技術所取得的進展。 雖然USB連接標準開始并沒有引起太多關注，但從上世紀90年代中期第一次脫穎而出已經改變了很多，它現(xiàn)在已經遠遠不只是為低數(shù)據(jù)速率的鼠標和
- 關鍵字： USB FIFO 緩沖器 FPGA 顯示器
利用FPGA和分解器數(shù)字轉換器簡化角度測量
- 1 編碼器和分解器的類型 編碼器分為增量和絕對兩個基本類別。增量編碼器可以監(jiān)控輪軸上的兩個位置，可以在輪軸每次經過這兩個位置時產生A或B脈沖。獨立的外部電動計數(shù)器然后從這些脈沖解讀出轉速和旋轉方向。雖然適用于眾多應用，但是增量式計數(shù)器確實存在某些不足。例如，在輪軸停轉情況下，增量編碼器在開始運行之前必須首先通過調回到某個指定校準點來實現(xiàn)自身校準。另外，增量式計數(shù)器易受到電氣干擾的影響，導致發(fā)送到系統(tǒng)的脈沖不準確，進而造成旋轉計數(shù)錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標應用有影響，則
- 關鍵字： 編碼器 分解器 RDC FPGA 脈沖
Altera: FPGA集成硬核浮點DSP
- 1 FPGA浮點運算推陳出新 以往FPGA在進行浮點運算時，為符合IEEE 754標準，每次運算都需要去歸一化和歸一化步驟，導致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數(shù)和自然對數(shù)等更復雜的數(shù)學函數(shù)需要大約1000個LUT。因此隨著DSP算法越來越復雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴重的布線擁
- 關鍵字： Altera FPGA LUT DSP 數(shù)據(jù)通路
三相SPWM波形發(fā)生器的設計與仿真
- 本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(DDS)為核心產生三相SPWM信號。并且利用VHDL設計了死區(qū)時間可調的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
- 關鍵字： VHDL SPWM DDS 死區(qū)時間 FPGA 201505
聲納圖像動態(tài)范圍擴展與FPGA實現(xiàn)
- 本文針對成像聲納擴展圖像動態(tài)范圍和增強圖像細節(jié)的需求，提出了一種基于開方運算的動態(tài)范圍擴展方法?；谡n題組研制的多波束成像聲納原理樣機的研制，分析了數(shù)據(jù)動態(tài)范圍壓縮導致圖像細節(jié)丟失的原因及其對成像質量的影響，采用JPL快速平方根近似算法改善了開方運算FPGA實現(xiàn)過程的資源占用和系統(tǒng)延時。最后，對改進設計方案進行了實驗驗證，通過多波束成像聲納系統(tǒng)的消聲水池實驗證明了本文動態(tài)范圍擴展方法的有效性和可行性，系統(tǒng)成像質量改善明顯，達到優(yōu)化設計的預期目標。
- 關鍵字： 成像聲納 動態(tài)范圍 平方根 FPGA 波束成像 201505
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