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Altera在天津大學(xué)成立國(guó)內(nèi)第60所EDA/SOPC聯(lián)合實(shí)驗(yàn)室

　　2009年3月31號(hào)，北京——Altera公司(NASDAQ: ALTR)今天宣布，Altera公司于2009年3月10日在天津大學(xué)成立EDA/SOPC聯(lián)合實(shí)驗(yàn)室。這是Altera自2004年3月在中國(guó)電子科技大學(xué)成立首個(gè)EDA/SOPC聯(lián)合實(shí)驗(yàn)室以來(lái)的國(guó)內(nèi)第60所聯(lián)合實(shí)驗(yàn)室和培訓(xùn)中心。該實(shí)驗(yàn)室將為數(shù)字邏輯電路、硬件描述語(yǔ)言、微機(jī)原理、電視原理、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)等本科或研究生課程的實(shí)驗(yàn)教學(xué)以及電子類課程設(shè)計(jì)提供支持，Altera®公司的FPGA開發(fā)環(huán)境將成為貫穿天津大學(xué)
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基于FPGA的高速數(shù)據(jù)采集存儲(chǔ)系統(tǒng)的設(shè)計(jì)

0 引言
信息技術(shù)的發(fā)展，特別是各種數(shù)字處理器件處理速度的提高，實(shí)時(shí)處理大量的數(shù)據(jù)已經(jīng)成為現(xiàn)實(shí)。但是，在一些惡劣環(huán)境和數(shù)據(jù)無(wú)法進(jìn)行實(shí)時(shí)傳輸?shù)那闆r下，還必須用到存儲(chǔ)測(cè)試的方法。存儲(chǔ)測(cè)試是指在對(duì)被測(cè)對(duì)象
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基于EP1C3T144C8的FPGA的開發(fā)板設(shè)計(jì)

O 引言
現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)的出現(xiàn)是超大規(guī)模集成電路(VISI)技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)發(fā)展的結(jié)果。FPGA器件集成度高、體積小，具有通過(guò)用戶編程實(shí)現(xiàn)專門應(yīng)用的的功能。
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一種基于FPGA并行流水線的FIR濾波器設(shè)計(jì)方案

1 Fir濾波器原理
有限沖激響應(yīng)(FIR)數(shù)字濾波器和無(wú)限沖激響應(yīng)(IIR)數(shù)字濾波器廣泛應(yīng)用于數(shù)字信號(hào)處理系統(tǒng)中。IIR數(shù)字濾波器方便簡(jiǎn)單，但它相位的非線性，要求采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定性難以保障。FIR濾
關(guān)鍵字： FPGA FIR 并行流水線

基于Matlab和FPGA的FIR數(shù)字濾波器設(shè)計(jì)及實(shí)現(xiàn)

摘要：基于FIR數(shù)字濾波器的原理和層次化、模塊化設(shè)計(jì)思想，結(jié)合Altera公司的CycloneII系列FPGA芯片，提出了FIR數(shù)字濾波器的實(shí)現(xiàn)硬件方案，給出了采用Matlab、QuartusⅡ設(shè)計(jì)及實(shí)現(xiàn)32階低通FIR濾波器的方法步驟，仿真及
關(guān)鍵字： Matlab FPGA FIR 數(shù)字

2009年3月30日，Altera在天津大學(xué)成立國(guó)內(nèi)第60所EDA/SOPC聯(lián)合實(shí)驗(yàn)室

　　Altera公司今天宣布，Altera公司于2009年3月10日在天津大學(xué)成立EDA/SOPC聯(lián)合實(shí)驗(yàn)室。這是Altera自2004年3月在中國(guó)電子科技大學(xué)成立首個(gè)EDA/SOPC聯(lián)合實(shí)驗(yàn)室以來(lái)的國(guó)內(nèi)第60所聯(lián)合實(shí)驗(yàn)室和培訓(xùn)中心。該實(shí)驗(yàn)室將為數(shù)字邏輯電路、硬件描述語(yǔ)言、微機(jī)原理、電視原理、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)等本科或研究生課程的實(shí)驗(yàn)教學(xué)以及電子類課程設(shè)計(jì)提供支持，Altera®公司的FPGA開發(fā)環(huán)境將成為貫穿天津大學(xué)電子工程類專業(yè)本科和研究生教育階段的實(shí)驗(yàn)平臺(tái)。　　作為全球領(lǐng)先的可編程邏輯器件
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基于FPGA的高速圖像采集系統(tǒng)設(shè)計(jì)

在高速圖像采集系統(tǒng)中，CPU時(shí)鐘資源、I／O端口資源、傳輸單元等都成為系統(tǒng)的瓶頸。本系統(tǒng)采用FPGA+RAM+USB的設(shè)計(jì)：FPGA硬件采樣模塊，有效降低采樣時(shí)延和CPU時(shí)鐘資源；獨(dú)特的RAM時(shí)序控制與讀寫控制分離設(shè)計(jì)，增加了模塊之間的獨(dú)立性，降低了控制的復(fù)雜度；USB設(shè)計(jì)在實(shí)現(xiàn)高速率數(shù)據(jù)傳輸?shù)耐瑫r(shí)又具有低成本、易安裝等優(yōu)點(diǎn)。
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基于DSP Builder的正弦信號(hào)源優(yōu)化設(shè)計(jì)及其FPGA實(shí)現(xiàn)

實(shí)現(xiàn)信號(hào)源常用的方法是頻率合成法，其中直接數(shù)字頻率合成法是繼直接頻率合成法和間接頻率合成法之后，隨著電子技術(shù)迅速發(fā)展的第三代頻率合成技術(shù)。DDS是一種全數(shù)字技術(shù)，它從相位概念出發(fā)直接合成所需頻率，它具有頻
關(guān)鍵字： Builder FPGA DSP 正弦

基于ARM和FPGA的聲納波形產(chǎn)生系統(tǒng)設(shè)

基于ARM和FPGA的聲納波形產(chǎn)生系統(tǒng)設(shè),1、引言　　最佳聲納系統(tǒng)的設(shè)計(jì)需要從聲納波形、聲納信道和聲納接收機(jī)三方面進(jìn)行綜合考慮[1]。在聲納信道一定的假設(shè)下，需要設(shè)計(jì)最佳聲納波形和最佳接收機(jī)，使聲納系統(tǒng)能在給定的聲納環(huán)境中對(duì)目標(biāo)有最佳的檢測(cè)效果。
關(guān)鍵字：產(chǎn)生系統(tǒng) 波形聲納 ARM FPGA 基于 ARM FPGA 聲納波形產(chǎn)生系統(tǒng) DDS 軟件

USB OTG的IP Core設(shè)計(jì)與FPGA驗(yàn)證

為了實(shí)現(xiàn)USB設(shè)備之間的直接通信，介紹一款USB 0TG IP核的設(shè)計(jì)與FPGA驗(yàn)證。在分析OTG補(bǔ)充規(guī)范的基礎(chǔ)上，重點(diǎn)描述了USB OTG IP核的設(shè)計(jì)原理、模塊劃分以及每個(gè)模塊的功能，然后對(duì)USBOTG的部分特性進(jìn)行詳細(xì)的闡述，最后給出該IP核在ModelSim中的功能仿真及FPGA驗(yàn)證結(jié)果。結(jié)果表明，該IP核具備主機(jī)功能和設(shè)備功能，可作為一個(gè)獨(dú)立的IP模塊應(yīng)用到SoC系統(tǒng)中。
關(guān)鍵字： FPGA 驗(yàn)證設(shè)計(jì) Core OTG IP USB

用 FPGA 產(chǎn)生高斯白噪聲序列的一種快速方法

0 引言短波信道存在多徑時(shí)延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測(cè)試短波通信設(shè)備的性能，通常需要進(jìn)行大量的外場(chǎng)實(shí)驗(yàn)。相比之下，信道模擬器能夠在實(shí)驗(yàn)室環(huán)境下進(jìn)行類似的性能測(cè)試，而且測(cè)試費(fèi)用
關(guān)鍵字： FPGA 高斯白噪聲方法序列

無(wú)線基站中的FPGA和DSP組合

FPGA和DSP之間的“智能配分”可使無(wú)線系統(tǒng)設(shè)計(jì)師獲得最佳性能組合和成本――效能。應(yīng)用DSP和FPGA組合可使成本降低。對(duì)于無(wú)線基站，組合有DSP可編程邏輯的系統(tǒng)配分，可促使更大的產(chǎn)品設(shè)計(jì)和市場(chǎng)成功率。更高數(shù)據(jù)率的需
關(guān)鍵字： FPGA DSP 無(wú)線基站組合

用FPGA實(shí)現(xiàn)數(shù)字電視條件接收系統(tǒng)

摘　要：根據(jù)數(shù)字電視條件接收系統(tǒng)的原理，提出一種ECM在 TS層加入、復(fù)接和條件接收相互獨(dú)立的CAS實(shí)現(xiàn)方法。ECM在TS層加入，對(duì)于TS層加擾來(lái)說(shuō)，易于實(shí)現(xiàn)加擾和解擾同步；復(fù)接和條件接收相互分離使條件接收系統(tǒng)實(shí)現(xiàn)比
關(guān)鍵字： FPGA 數(shù)字電視條件接收系統(tǒng)

UWB模塊Wisair DV9110M 配置的FPGA實(shí)現(xiàn)

本方法在實(shí)際應(yīng)用過(guò)程中得到了驗(yàn)證，能夠穩(wěn)定地代替軟件行使UWB模塊的配置管理功能，并顯著提高了系統(tǒng)性能，極大方便了Wisair DV9110M的研發(fā)應(yīng)用。
關(guān)鍵字： Wisair 9110M 9110 FPGA

基于SRAM的FPGA連線資源的一種可測(cè)性設(shè)計(jì)

本文提出在FPGA芯片內(nèi)插入多條移位寄存器鏈的方法，可使測(cè)試開關(guān)盒連線資源的時(shí)問(wèn)比傳統(tǒng)的測(cè)試方法和已有的一種方法時(shí)間上減少了99％以上，大大降低了測(cè)試的時(shí)間，降低了測(cè)試成本，并且消耗的硬件面積比大約在5％左右，在可接受的范圍內(nèi)。
關(guān)鍵字： SRAM FPGA 資源可測(cè)性設(shè)計(jì)