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Altium一體化設(shè)計(jì)消除FPGA到PCB障礙

Altium宣布Altium 公司的最新一體化電子產(chǎn)品開(kāi)發(fā)系統(tǒng)Altium Designer 6.0 極大地增強(qiáng)了FPGA-PCB 協(xié)同設(shè)計(jì)的能力，工程師可以充分利用FPGA 作為系統(tǒng)平臺(tái)，而且簡(jiǎn)化大型FPGA 與物理PCB 平臺(tái)的集成。雖然人們?cè)缇驼J(rèn)識(shí)到了FPGA 給邏輯
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BittWare用FPGA實(shí)現(xiàn)I/O開(kāi)關(guān)量大于5Gbps

　　BittWare是混合(DSP和FPGA)電路板級(jí)方案供應(yīng)商，日前該公司采用ADI的TigerSHARC及Altera的FPGA技術(shù)，推出ATLANTiS Rev 2.0(新TigerSHARC使用的高級(jí)傳輸鏈路架構(gòu))、I/O切換和處理器件。　　ATLANTiS采用FPGA實(shí)現(xiàn)，便于板外I/O通訊路由和處理，允許系統(tǒng)設(shè)計(jì)師們?cè)O(shè)置并動(dòng)態(tài)連接。所有輸入和輸出均通過(guò)ATLANTiS進(jìn)行路由，每簇通信量大于5GBps。ATLANTiS集成了DSP、PCI橋、PMC接口和I/O外設(shè)及板載F
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用FPGA控制CLC5958型A/D轉(zhuǎn)換器實(shí)現(xiàn)的高速PCI數(shù)據(jù)采集卡

詳細(xì)介紹CLC5958的內(nèi)部結(jié)構(gòu)和基本用法，提出一種基于FPGA和PCI總線(xiàn)的高速數(shù)據(jù)采集卡設(shè)計(jì)方案，并通過(guò)仿真驗(yàn)證了該方案的可行性。
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世強(qiáng)推出SILABS MCU開(kāi)發(fā)工具送鼠標(biāo)

Silicon Laboratories的MCU將高性能的模擬技術(shù)（高達(dá)24bit A/D， 12bit D/A）與最快（高達(dá)100 MIPS）的兼容MCS-51指令的8位CPU集成在一起，最小為3x3mm的封裝，除具備8位單片機(jī)的通用特點(diǎn)外，更有無(wú)與倫比的CrossBar功能：動(dòng)態(tài)的實(shí)時(shí)I/O配置，允許多個(gè)資源控制器分時(shí)共享同一I/O，圖形化的單片機(jī)資源配置，自動(dòng)生成匯編或Ｃ的代碼，為各應(yīng)用領(lǐng)域用戶(hù)提供充
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用32位MCU設(shè)計(jì)應(yīng)用系統(tǒng)時(shí)的軟硬件考慮

在過(guò)去的二十年當(dāng)中，隨著交通工具復(fù)雜性的日益增加，工程師已將ECU從8位MCU升級(jí)為16位以上的器件。目前，這樣一 ...
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海思半導(dǎo)體新推出8位MCU用于IC卡

　　海思半導(dǎo)體公司日前推出硬件加密8位微控制器Hi9102E321X V1.0，內(nèi)置64K ROM及32K EEPROM，據(jù)稱(chēng)是提供高效、高安全性及低功耗特性，適用于SIM卡、UIM卡、社保卡、付費(fèi)電視卡、銀行卡、加油卡、校園卡等應(yīng)用。　　該微控制器CPU與標(biāo)準(zhǔn)的8051完全兼容，外部時(shí)鐘頻率支持1MHz～5MHz，大多數(shù)指令在一個(gè)時(shí)鐘周期完成，并提供內(nèi)部時(shí)鐘倍頻器，支持1x、2x、4x倍頻。內(nèi)置的EEPROM具有50萬(wàn)次的擦寫(xiě)能力，其中的數(shù)據(jù)可以保存10年時(shí)間，EEPRO
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采用FPGA的低功耗系統(tǒng)設(shè)計(jì)

　　結(jié)合采用低功耗元件和低功耗設(shè)計(jì)技術(shù)在目前比以往任何時(shí)候都更有價(jià)值。隨著元件集成更多功能，并越來(lái)越小型化，對(duì)低功耗的要求持續(xù)增長(zhǎng)。當(dāng)把可編程邏輯器件用于低功耗應(yīng)用時(shí)，限制設(shè)計(jì)的低功耗非常重要。本文將討論減小動(dòng)態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說(shuō)明如何使功耗最小化。　　功耗的三個(gè)主要來(lái)源是啟動(dòng)、待機(jī)和動(dòng)態(tài)功耗。器件上電時(shí)產(chǎn)生的相關(guān)電流即是啟動(dòng)電流；待機(jī)功耗又稱(chēng)作靜態(tài)功耗，是電源開(kāi)啟但I(xiàn)/O上沒(méi)有開(kāi)關(guān)活動(dòng)時(shí)器件的功耗；動(dòng)態(tài)功耗是指器件正常工作時(shí)的功耗。　　啟動(dòng)電流因器件而異
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使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對(duì)SDRAM進(jìn)行控制。
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利用MCU 設(shè)計(jì)離線(xiàn)鋰電池充電器

　　高效、低成本及可靠的電池充電器設(shè)計(jì)可用各種方法來(lái)實(shí)現(xiàn)，但采用8 位閃速M(fèi)CU 不僅能縮短設(shè)計(jì)時(shí)間、降低成本及提供安全可靠的產(chǎn)品，而且還能使設(shè)計(jì)人員以最少的工作量來(lái)進(jìn)行現(xiàn)場(chǎng)升級(jí)?？紤]到電池安全充電的成本、設(shè)計(jì)效率及重要性，基于MCU 的解決方案可為設(shè)計(jì)者們提供諸多優(yōu)勢(shì)。通過(guò)選擇帶適當(dāng)外圍與閃存的8 位MCU，工程師們能充分利用其優(yōu)勢(shì)來(lái)設(shè)計(jì)一種離線(xiàn)鋰電池充電器。帶2KB 閃存及適當(dāng)外圍以提供一種廉價(jià)解決方案的飛利浦 80C51 型MCU 就是這樣一個(gè)例子。集成化閃存還能提供高效及方便地調(diào)試應(yīng)用代碼并進(jìn)行現(xiàn)
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基于FPGA的毫米波多目標(biāo)信號(hào)形成技術(shù)的研究

毫米波多目標(biāo)信號(hào)發(fā)生器通過(guò)模擬的方法產(chǎn)生多種類(lèi)型高精度的雷達(dá)多目標(biāo)回波信號(hào)，在實(shí)際雷達(dá)系統(tǒng)前端不具備的條件下對(duì)雷達(dá)系統(tǒng)后級(jí)進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測(cè)試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號(hào)產(chǎn)生的關(guān)鍵是要求回波信號(hào)距離分辨率極高，常規(guī)的多目標(biāo)信號(hào)產(chǎn)生方法如使用數(shù)字延時(shí)線(xiàn)產(chǎn)生多目標(biāo)之間的延時(shí)，其控制不靈活，并且有些延時(shí)線(xiàn)需要接ECL電源，使用不方便也增加了設(shè)計(jì)的復(fù)雜度。使用分立元件實(shí)現(xiàn)延時(shí)則使電路元件過(guò)多，電路的穩(wěn)定性及延時(shí)的精確性也會(huì)大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號(hào)的方法
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FPGA 設(shè)計(jì)的四種常用思想與技巧

　　本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線(xiàn)操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作種取得事半功倍的效果。　　FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話(huà)題，由于篇幅所限，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線(xiàn)操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日后的設(shè)計(jì)工作，將取得事半功倍的效果！乒乓操作
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大型設(shè)計(jì)中FPGA的多時(shí)鐘策略

　　利用FPGA 實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA 設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線(xiàn)，本文將對(duì)這些設(shè)計(jì)策略深入闡述。　　FPGA 設(shè)計(jì)的第一步是決定需要什么樣的時(shí)鐘速率，設(shè)計(jì)中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)間P 來(lái)決定，如果P 大于時(shí)鐘周期T，則當(dāng)信號(hào)在一個(gè)觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實(shí)現(xiàn)

　　算術(shù)編碼是一種無(wú)失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個(gè)重要特點(diǎn)就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個(gè)符號(hào)只不過(guò)能按整數(shù)個(gè)比特逼近信源熵的限制。對(duì)信源進(jìn)行算術(shù)編碼，往往需要兩個(gè)過(guò)程，第一個(gè)過(guò)程是建立信源概率表，第二個(gè)過(guò)程是對(duì)信源發(fā)出的符號(hào)序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對(duì)符號(hào)序列進(jìn)行掃描的過(guò)程中，可一次完成上述兩個(gè)過(guò)程，即根據(jù)恰當(dāng)?shù)母怕使烙?jì)模型和當(dāng)前符號(hào)序列中各符號(hào)出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號(hào)的概率估計(jì)值，同時(shí)完成編碼。盡管從編碼效率上看不如已
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HDLC控制協(xié)議的FPGA設(shè)計(jì)與實(shí)現(xiàn)

設(shè)計(jì)了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無(wú)需外圍電路，高度集成且操作簡(jiǎn)單。重點(diǎn)對(duì)協(xié)議的ＣＲＣ校驗(yàn)及“０”比特插入模塊進(jìn)行了介紹，給出了相應(yīng)的ＶＨＤＬ代碼及功能仿真波形圖。
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基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)

提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計(jì)方案，并對(duì)其中的低電壓差分信號(hào)（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進(jìn)行了介紹。
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