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          基于FPGA的視頻圖像畫面分割器設(shè)計(jì)

          • 摘要:為了解決在一個(gè)屏幕上收看多個(gè)信號(hào)源的問題,對(duì)基于FPGA技術(shù)的視頻圖像畫面分割器進(jìn)行了研究。研究的主要特色在于構(gòu)建了以FPGA為核心器件的視頻畫面分割的硬件平臺(tái),首先,將DVI視頻信號(hào),經(jīng)視頻解碼芯片轉(zhuǎn)換為
          • 關(guān)鍵字: FPGA  DDR2 SDRAM  視頻提取  圖像合成  

          FPGA最小系統(tǒng)電路分析:高速SDRAM存儲(chǔ)器接口電路設(shè)計(jì)

          • 高速SDRAM存儲(chǔ)器接口電路設(shè)計(jì)SDRAM可作為軟嵌入式系統(tǒng)的(NIOS II)的程序運(yùn)行空間,或者作為大量數(shù)據(jù)的緩沖區(qū)。SDRAM是通用的存儲(chǔ)設(shè)備,只要容量和數(shù)據(jù)位寬相同,不同公司生產(chǎn)的芯片都是兼容的。一般比較常用的SDRAM
          • 關(guān)鍵字: SDRAM  FPGA  最小系統(tǒng)  電路分析    

          基于FPGA 的DDR SDRAM控制器在高速數(shù)據(jù)采集系統(tǒng)中應(yīng)用

          • 實(shí)現(xiàn)數(shù)據(jù)的高速大容量存儲(chǔ)是數(shù)據(jù)采集系統(tǒng)中的一項(xiàng)關(guān)鍵技術(shù)。本設(shè)計(jì)采用Altera 公司Cyclone系列的FPGA 完成了對(duì)DDR SDRAM 的控制,以狀態(tài)機(jī)來描述對(duì)DDR SDRAM 的各種時(shí)序操作,設(shè)計(jì)了DDR SDRAM 的數(shù)據(jù)與命令接口。用控
          • 關(guān)鍵字: SDRAM  FPGA  DDR  控制器    

          FPGA與DDR3 SDRAM的接口設(shè)計(jì)

          • DDR3 SDRAM內(nèi)存的總線速率達(dá)到600 Mbps to 1.6 Gbps (300 to 800 MHz),1.5V的低功耗工作電壓,采用90nm制程達(dá)到2Gbits的高密度。這個(gè)架構(gòu)毫無疑問更快、更大,每比特的功耗也更低,但是如何實(shí)現(xiàn)FPGA和DDR3 SDRAM DI
          • 關(guān)鍵字: SDRAM  FPGA  DDR3  接口設(shè)計(jì)    

          SDR SDRAM(架構(gòu)篇)

          • 今天我們來講的是SDRAM的架構(gòu)以及設(shè)計(jì),這也是小墨第一次接觸架構(gòu),也談不上給大家講,就是把我理解的當(dāng)做一個(gè)筆記分享給大家,我也試著做了一個(gè)SDRAM 的架構(gòu)word文檔,在文章的后面,喜歡的朋友可以下載下來看一下
          • 關(guān)鍵字: SDRAM    FPGA  

          高速數(shù)字電路設(shè)計(jì):互連時(shí)序模型與布線長(zhǎng)度分析

          • 高速電路設(shè)計(jì)領(lǐng)域,關(guān)于布線有一種幾乎是公理的認(rèn)識(shí),即“等長(zhǎng)”走線,認(rèn)為走線只要等長(zhǎng)就一定滿足時(shí)序需求,就不會(huì)存在時(shí)序問題。本文對(duì)常用高速器件的互連時(shí)序建立模型,并給出一般性的時(shí)序分析公式。為
          • 關(guān)鍵字: PCB  DDR  SDRAM  PHY芯片  

          詳述DRAM、SDRAM及DDR SDRAM的概念

          • DRAM (動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器)對(duì)設(shè)計(jì)人員特別具有吸引力,因?yàn)樗峁┝藦V泛的性能,用于各種計(jì)算機(jī)和嵌入式系統(tǒng)的存儲(chǔ)系統(tǒng)設(shè)計(jì)中。本文概括闡述了DRAM 的概念,及介紹了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DD
          • 關(guān)鍵字: 存儲(chǔ)器    DRAM    SDRAM  

          DDR的前世與今生(二)

          •   SDRAM與DDR SDRAM   SDRAM是比較久遠(yuǎn)的事情了,但我們一說到它肯定不會(huì)和 DDR混淆,我們通常理解的SDRAM其實(shí)是SDR SDRAM,為SDRAM的第一代,而DDR1則為第二代,乃至到我們現(xiàn)在使用的DDR4,其實(shí)為第五代SDRAM,在此需要澄清一下。以示區(qū)別,后續(xù)文 章里面用SDR來特指SDR SDRAM,而DDR就特指DDR SDRAM了。   就像很多人回復(fù)的一樣,他們的本質(zhì)區(qū)別就是周期操作方 式(也稱時(shí)鐘采樣)的差異,這就導(dǎo)致后面設(shè)計(jì)上很大的不同。SDR都是“
          • 關(guān)鍵字: DDR  SDRAM  

          SDRAM連接電路設(shè)計(jì)詳解

          • 介紹SDRAM電路設(shè)計(jì)之前先了解下SDRAM的尋址原理。SDRAM內(nèi)部是一個(gè)存儲(chǔ)陣列,可以把它想象成一個(gè)表格,和表格的檢索原理一樣,先指定行,再指定列,
          • 關(guān)鍵字: SDRAM  電路設(shè)計(jì)    

          SRAM簡(jiǎn)介及與DRAM/SDRAM的比較

          • RAMRAM是指通過指令可以隨機(jī)的、個(gè)別的對(duì)各個(gè)存儲(chǔ)單元進(jìn)行訪問的存儲(chǔ)器,一般訪問時(shí)間基本固定,而與存儲(chǔ)單元地址無關(guān)。RAM的速度比較快,但其保
          • 關(guān)鍵字: SRAM  DRAM  SDRAM  比較  

          Xilinx MIG IP核的研究及大容量數(shù)據(jù)緩沖區(qū)的實(shí)現(xiàn)

          • 為了使DDR3 SDRAM更方便、多樣地用于工程開發(fā)中,本文對(duì)XILINX公司DDR3 SDRAM提供的MIG核進(jìn)行了分析研究,并在此基礎(chǔ)上實(shí)現(xiàn)了大容量數(shù)據(jù)緩沖區(qū)的邏輯設(shè)計(jì)。通過對(duì)系統(tǒng)中各模塊的作用及相互間關(guān)系的研究,發(fā)現(xiàn)該控制器256位接口對(duì)工程開發(fā)十分不便,通過創(chuàng)建FIFO控制系統(tǒng)和讀寫接口FIFO的方式,將接口轉(zhuǎn)換為64位。該方案對(duì)控制核重新構(gòu)建并上板測(cè)試,均符合高速數(shù)據(jù)傳輸緩存的要求,使DDR3成為一個(gè)大容量且可控的高速FIFO。
          • 關(guān)鍵字: MIG核  FIFO  DDR3 SDRAM  201608  

          大話存儲(chǔ)器——存儲(chǔ)器無處不在

          •   特權(quán)同學(xué)對(duì)存儲(chǔ)器的認(rèn)識(shí)也許還很膚淺,但是不要緊,學(xué)習(xí)靠積累,靠總結(jié)。希望在大話存儲(chǔ)器的一些文章里總結(jié)歸納一些和存儲(chǔ)器相關(guān)的知識(shí),也希望能夠理出一條清晰的思路,讓大家也讓我自己對(duì)存儲(chǔ)器有更深入的認(rèn)識(shí)何了解。   提到存儲(chǔ)器相信沒有人會(huì)陌生,也許你的第一反應(yīng)會(huì)是PC機(jī)的內(nèi)存條、硬盤,如果你是個(gè)電子行業(yè)的學(xué)生或者從業(yè)者,你也許還會(huì)想到FLASH、SRAM、SDRAM、EEPROM等等。的確,信息時(shí)代的存儲(chǔ)器可謂無處不在,也正是因?yàn)橛辛舜鎯?chǔ)器,才讓計(jì)算機(jī)(特權(quán)同學(xué)認(rèn)為這個(gè)計(jì)算機(jī)的概念不僅僅是電腦,嵌入式的任
          • 關(guān)鍵字: 存儲(chǔ)器  SDRAM  

          零基礎(chǔ)學(xué)FPGA (二十五)必會(huì)! 從靜態(tài)時(shí)序分析到SDRAM時(shí)序收斂(下篇)

          •   七、SDRAM工作時(shí)鐘相位偏移計(jì)算   從上篇文章中我們知道,我們的數(shù)據(jù)是要經(jīng)過一定的延時(shí)才會(huì)到達(dá)目標(biāo)器件的,這個(gè)延時(shí)也就是相對(duì)于源寄存器的時(shí)鐘發(fā)射沿的時(shí)間延時(shí),數(shù)據(jù)在源寄存器時(shí)鐘的上升沿到來時(shí)輸出,經(jīng)過FPGA的走線,PCB走線等,到達(dá)目標(biāo)寄存器的數(shù)據(jù)端口時(shí)會(huì)有一定的延時(shí),而這個(gè)數(shù)據(jù)要想被目標(biāo)器件的目的寄存器鎖存,那么,目的寄存器的鎖存時(shí)鐘應(yīng)該盡量在數(shù)據(jù)的有效窗口內(nèi)才能確保數(shù)據(jù)被捕獲成功。所謂數(shù)據(jù)的有效窗口,就是數(shù)據(jù)在兩次變化之間的中間部分,也是數(shù)據(jù)最穩(wěn)定的部分。   所以,要想將數(shù)據(jù)正確捕獲,
          • 關(guān)鍵字: FPGA   SDRAM  

          零基礎(chǔ)學(xué)FPGA (二十四)必會(huì)! 從靜態(tài)時(shí)序分析到SDRAM時(shí)序收斂(上篇)

          •   下面我們進(jìn)入正題,今天我們講時(shí)序   一、從靜態(tài)時(shí)序分析說起   我理解的靜態(tài)時(shí)序分析,就是我們?cè)诓患蛹?lì)的情況下,通過對(duì)電路進(jìn)行時(shí)序的延遲計(jì)算,預(yù)計(jì)電路的工作流程,對(duì)電路提出我們需要的一些約束條件,比如我們需要從A寄存器到B寄存器的延遲不能大于10ns,如果我們不添加時(shí)序約束,綜合工具可能會(huì)有好幾條路徑,按照它自己的要求來布局布線,那么從A寄存器到B寄存器的時(shí)間就有可能是20ns或者15ns之類的路徑,而我們需要的是不能大于10ns,因此,我們需要添加時(shí)序約束,再根據(jù)特定的時(shí)序模型,使我們的系統(tǒng)
          • 關(guān)鍵字: FPGA  SDRAM  

          零基礎(chǔ)學(xué)FPGA (二十三) SDR SDRAM(架構(gòu)篇)

          •   今天我們來講的是SDRAM的架構(gòu)以及設(shè)計(jì),這也是小墨第一次接觸架構(gòu),也談不上給大家講,就是把我理解的當(dāng)做一個(gè)筆記分享給大家,有什么錯(cuò)誤也請(qǐng)積極指正,畢竟我也是沒有老師教,也是自己摸索的,難免有些不合理的地方。   一、SDRAM 工作部分   1、上電初始化        我們先來看第一部分,上電初始化。上電初始化我們知道,上電之后我們需要等待200us的穩(wěn)定期,這段時(shí)間我們可以用一個(gè)定時(shí)器來計(jì)數(shù),這沒什么問題,然后進(jìn)入的是預(yù)充電部分,這個(gè)時(shí)候,預(yù)充電的時(shí)候,sdram_cmd
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          sdram介紹

            SDRAM:Synchronous Dynamic Random Access Memory,同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器,同步是指Memory工作需要同步時(shí)鐘,內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn);動(dòng)態(tài)是指存儲(chǔ)陣列需要不斷的刷新來保證數(shù)據(jù)不丟失;隨機(jī)是指數(shù)據(jù)不是線性依次存儲(chǔ),而是由指定地址進(jìn)行數(shù)據(jù)讀寫。   SDRAM從發(fā)展到現(xiàn)在已經(jīng)經(jīng)歷了四代,分別是:第一代SDR SDRAM,第二代DDR [ 查看詳細(xì) ]

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