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Synopsys綜合和布局及布線生產(chǎn)效率提升兩倍
- Synopsys日前宣布，在其Galaxy設(shè)計實現(xiàn)平臺中推出了最新的RTL綜合工具Design Compiler 2010，它將綜合和物理層實現(xiàn)流程增速了兩倍。Design Compiler自1988年問世以來，隨著工藝技術(shù)從1.5微米到32納米的進(jìn)步，而不斷得到調(diào)整升級。而今時序與面積布線的優(yōu)化已成為主要的挑戰(zhàn)，最新版工具與時俱進(jìn)，針對拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，為Synopsys布局布線解決方案IC Compiler提供“物理層指引”;將時序和面積的一致性提升至5%的同時，還將IC
- 關(guān)鍵字： Synopsys RTL 32納米
Design Compiler 2010將綜合和布局及布線的生產(chǎn)效率提高2倍
- 全球領(lǐng)先的半導(dǎo)體設(shè)計、驗證和制造的軟件及知識產(chǎn)權(quán)(IP)供應(yīng)商新思科技有限公司日前宣布：該公司在其Galaxy™設(shè)計實現(xiàn)平臺中推出了最新的創(chuàng)新RTL綜合工具Design Compiler 2010，它將綜合和物理層實現(xiàn)流程增速了兩倍。為了滿足日益復(fù)雜的設(shè)計中極具挑戰(zhàn)性的進(jìn)度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重復(fù)工作并加速物理實現(xiàn)進(jìn)程。為了應(yīng)對這些挑戰(zhàn)，Design Compiler 2010對拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，為Synopsys旗艦布局布線解決方案IC Compile
- 關(guān)鍵字： Synopsys Galaxy RTL
AMD將在CES上發(fā)布最新VISION Pro技術(shù)
- 2010年1月5日，AMD于日前發(fā)布了全新商用PC平臺品牌VISION Pro技術(shù)，以此為用戶提供卓越的視覺計算體驗。通過極具視覺表現(xiàn)力的傳播、幫助企業(yè)提高生產(chǎn)效率，從而在競爭中贏得優(yōu)勢。 圖形顯示在商業(yè)溝通中的作用顯得比以往任何時候都更為重要，一些創(chuàng)新型企業(yè)紛紛利用PC平臺技術(shù)來生成和瀏覽具有豐富視覺表現(xiàn)力的演示文檔(包括視頻和3D圖形)。 VISION Pro技術(shù) 研究顯示，超過80%的人類理解都是通過視覺獲取的，將視覺與口頭表達(dá)相結(jié)合，比簡單使用文字的內(nèi)容記憶效果強(qiáng)6.5倍
- 關(guān)鍵字： CES 3D VISION-Pro AMD
中芯國際和新思科技攜手推出Reference Flow 4.0
- 全球領(lǐng)先的半導(dǎo)體設(shè)計、驗證和制造軟件及知識產(chǎn)權(quán)(IP)供應(yīng)商新思科技公司與中國內(nèi)地最大的芯片代工企業(yè)中芯國際集成電路制造有限公司日前宣布，將攜手推出全新的65納米RTL-to-GDSII參考設(shè)計流程4.0(Reference Flow 4.0)。作為新思科技專業(yè)化服務(wù)部與中芯國際共同開發(fā)的成果，該參考流程中增加了 Synopsys Eclypse™ 低功耗解決方案及IC Compiler Zroute布線技術(shù)，為設(shè)計人員解決更精細(xì)工藝節(jié)點(diǎn)中遇到的低功耗和可制造性設(shè)計(DFM)等問題提供更多
- 關(guān)鍵字： 中芯國際 65納米 Galaxy RTL-to-GDSII參考設(shè)計流程4.0
Magma 最新版Talus Design面世
- 美國加州圣荷塞 2009年4月14日– 芯片設(shè)計解決方案供應(yīng)商微捷碼（Magma®）設(shè)計自動化有限公司（納斯達(dá)克代碼：LAVA）日前宣布，該公司面向先進(jìn)集成電路的全芯片綜合產(chǎn)品Talus® Design的最新版本正式面市。新版Talus® Design包括了一個增強(qiáng)的時序優(yōu)化引擎、改善的內(nèi)存使用效率以及先進(jìn)的生產(chǎn)率改進(jìn)，比如：創(chuàng)新性可用性、更為靈活的先進(jìn)腳本語言以及領(lǐng)先的第三方可測性設(shè)計（DFT）產(chǎn)品支持。同時，Talus Design與Talus Vortex相結(jié)
- 關(guān)鍵字： Magma RTL DFT Talus
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費(fèi)電子、無
- 關(guān)鍵字： Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴(kuò)IBM、特許半導(dǎo)體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點(diǎn)設(shè)計需要。該參考流程基于對應(yīng)Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關(guān)鍵可制造性設(shè)計（De
- 關(guān)鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗
新型高精度時鐘芯片RTL-4553
- 摘要：介紹EPSON公司最新推出的高精度時鐘芯片RTC-4553的功能與特點(diǎn)。包括內(nèi)部結(jié)構(gòu)及引腳、功能控制和單字節(jié)的讀程序。 關(guān)鍵詞：單片機(jī) 時鐘芯片 RTC-4553 現(xiàn)在流行的串行時鐘芯片很多，如DS1302、DS1307、PCF8485等。這些芯片接口簡單、價格低廉、使用方便，被廣泛地采用，但這些芯片都存在時鐘精度不高，易受環(huán)境影響，出現(xiàn)時鐘混亂等缺點(diǎn)。本文介紹一種EPSON公司最新推出的RTC-4553時鐘芯片。該芯片采用內(nèi)置晶振和獨(dú)特的數(shù)據(jù)方法，
- 關(guān)鍵字： 時鐘芯片 RTL-4553 高精度 MCU和嵌入式微處理器
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