vhdl-ams 文章 進(jìn)入vhdl-ams技術(shù)社區(qū)
什么是VHDL?
- VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集成電路硬件描述語言。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、 C 、 Pascal 、 Fortran 、 Prolog 等。
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VHDL設(shè)計的串口通信程序
- 本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個串口調(diào)試工具來驗(yàn)證程序的功能。程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗(yàn)位）的串口控制器，10個bit是1位起始位，8個數(shù)據(jù)位，1個結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實(shí)現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x104，對應(yīng)的波特率是9600。用一個8倍波特率的時鐘將發(fā)送或接受每一位bit的周期時間劃分為8個時隙以使通信同步。
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IC設(shè)計工程師需要這樣牛X的知識架構(gòu)
- 剛畢業(yè)的時候，我年少輕狂，以為自己已經(jīng)可以獨(dú)當(dāng)一面，廟堂之上所學(xué)已經(jīng)足以應(yīng)付業(yè)界需要。然而在后來的工作過程中，我認(rèn)識了很多牛人，也從他們身上學(xué)到了很多，從中總結(jié)了一個IC設(shè)計工程師需要具備的知識架構(gòu)，想跟大家分享一下。 技能清單 作為一個真正合格的數(shù)字IC設(shè)計工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識和技術(shù)。因此，這里列出來的技能永遠(yuǎn)都不會是完整的。我盡量每年都對這個列表進(jìn)行一次更新。如果你覺得這個清單不全面，可以在本文下留言，我會盡可能把它補(bǔ)充完整?！ ≌Z言類：Verilog-2001/&nb
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基于FPGA的串行通信控制系統(tǒng)的設(shè)計
- 在Altera Cyclone II平臺上采用“自頂向下”的模塊化設(shè)計思想及VHDL硬件描述語言，設(shè)計了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進(jìn)行在線編程調(diào)試，實(shí)現(xiàn)了串行通信控制功能。基于FPGA的系統(tǒng)設(shè)計調(diào)試維護(hù)方便、可靠性高，而且設(shè)計具有靈活性，可以方便地進(jìn)行擴(kuò)展和移植。
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TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計
- 介紹一種TPC碼迭代譯碼器的硬件設(shè)計方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語言，實(shí)現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測試激勵來實(shí)時測量所設(shè)計迭代譯碼器的誤碼率情況，提出了優(yōu)化設(shè)計方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結(jié)果證明該譯碼器有很大的實(shí)用性和靈活性。
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VHDL設(shè)計中電路優(yōu)化問題
- VHDL設(shè)計是行為級設(shè)計，所帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計過程中，由于每個工程師對語言規(guī)則和電路行為的理解程度不同，每個人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時延特性差別很大，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。因此，對VHDL設(shè)計中簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計的問題進(jìn)行深入探討，很有必要。
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基于VHDL的旋轉(zhuǎn)編碼器接口電路的實(shí)現(xiàn)
- 用VHDL語言設(shè)計的增量式旋轉(zhuǎn)編碼器接口電路，實(shí)現(xiàn)了四倍頻、雙向計數(shù)的功能以及與單片機(jī)的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時序仿真結(jié)果。本設(shè)計在角度測量、位移測量和高度測量等方面有廣泛的應(yīng)用價值。
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同步數(shù)字復(fù)接的設(shè)計及其FPGA技術(shù)實(shí)現(xiàn)
- 在簡要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語言對同步數(shù)字復(fù)接各組成模塊進(jìn)行了設(shè)計，并在ISE集成環(huán)境下進(jìn)行了設(shè)計描述、綜合、布局布線及時序仿真，取得了正確的設(shè)計結(jié)果，同時利用中小容量的FPGA實(shí)現(xiàn)了同步數(shù)字復(fù)接功能。
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VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用方案
- 將VHDL與醫(yī)學(xué)相結(jié)合，勢必成為電子自動化設(shè)計（EDA）一個全新的研究方向，本文主要研究將EDA通過VHDL應(yīng)用于醫(yī)學(xué)，以對脈搏的測量為例，以實(shí)現(xiàn)數(shù)字系統(tǒng)對人體多種生理活動及生理反應(yīng)的直觀精確測量。
- 關(guān)鍵字： EDA技術(shù) VHDL 系統(tǒng)級描述
基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理
- 在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計原理，該電路由4倍頻細(xì)分、辨向電路、計數(shù)電路組成，信號處理模塊通過VHDL語言實(shí)現(xiàn)。
- 關(guān)鍵字： 交流伺服系統(tǒng) VHDL FPGA 光柵尺信號處理
基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計
- 介紹了應(yīng)用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計思想，并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。
- 關(guān)鍵字： VHDL 數(shù)字鎖相環(huán) FPGA
步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序設(shè)計
- 本文給出了步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序。
- 關(guān)鍵字： 步進(jìn)電機(jī) VHDL 步進(jìn)角
基于VHDL的HDB3編碼器設(shè)計
- 利用四進(jìn)程和結(jié)構(gòu)化設(shè)計兩種不同的VHDL程序設(shè)計方法，對HDB3編碼器進(jìn)行了設(shè)計、實(shí)現(xiàn)和功能分析。設(shè)計的兩種編碼器在Quartus Ⅱ7．2中進(jìn)行了功能分析，并且下載到EP2C5T144C6中實(shí)現(xiàn)了HDB3編碼轉(zhuǎn)換功能。分析與實(shí)驗(yàn)結(jié)果表明，所設(shè)計的兩種HDB3編碼器，具有好的編碼功能。其中，結(jié)構(gòu)化設(shè)計的HDB3編碼器對FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
- 關(guān)鍵字： VHDL HDB3編碼器 結(jié)構(gòu)化設(shè)計
vhdl-ams介紹
即IEEE 1076.1標(biāo)準(zhǔn)。
VHDL-AMS是VHDL的一個分支，它支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/verilog-ams/
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