其中有效表示數(shù)據(jù)總線(xiàn)的高8位有效，SA0有效表示數(shù)據(jù)總線(xiàn)的低8位有效，作為譯碼信號(hào)的一部分，對(duì)于單片16位數(shù)據(jù)線(xiàn)的集成電路，實(shí)際上也可以不連接，用SA0和高端地址線(xiàn)譯碼產(chǎn)生選片信號(hào)。AEN信號(hào)有效表示計(jì)算機(jī)在和某個(gè)設(shè)備進(jìn)行DMA傳送，其他的設(shè)備發(fā)現(xiàn)AEN信號(hào)有效，就不要響應(yīng)尋址信號(hào)。因此在CPLD內(nèi)部邏輯里設(shè)置當(dāng)AEN信號(hào)有效時(shí)，將進(jìn)入CPLD的地址信號(hào)線(xiàn)置為高阻態(tài)。

　　是存儲(chǔ)器讀寫(xiě)信號(hào)，是用于1 M以外地址空間的讀寫(xiě)信號(hào)，當(dāng)這兩個(gè)信號(hào)之一有效且尋址到1 M內(nèi)的地址，將分別使1 M以?xún)?nèi)地址的讀寫(xiě)

　　一起控制總線(xiàn)周期的長(zhǎng)短。有3種存儲(chǔ)器訪(fǎng)問(wèn)周期：標(biāo)準(zhǔn)周期，就緒周期，無(wú)等待狀態(tài)周期。訪(fǎng)問(wèn)時(shí)序如圖3所示。

　　?

　　在設(shè)計(jì)的時(shí)候考慮到信號(hào)在CPLD里的延時(shí)，如果標(biāo)準(zhǔn)周期對(duì)于訪(fǎng)問(wèn)的時(shí)間長(zhǎng)度不夠，可以采 用有1個(gè)等待狀態(tài)的就緒周期，而這只需要修改CPLD的設(shè)計(jì)并重新下載到CPLD即可，由此可 見(jiàn)用CPLD作為控制芯片的優(yōu)點(diǎn)。

　　4結(jié)語(yǔ)

　　本文說(shuō)明的這種PC104總線(xiàn)與DSP的數(shù)據(jù)通訊接口設(shè)計(jì)，也可以作為采用其他計(jì)算機(jī)總線(xiàn)與DS P進(jìn)行16位數(shù)據(jù)通訊接口設(shè)計(jì)的參考。