本文介紹了一種基于Altera公司的PCI接口IP核的DVB碼流接收系統(tǒng)的硬件設(shè)計方案及設(shè)計要點的分析。該設(shè)計采用Altera公司的新一代FPGA芯片EP1C12和PCI IP核以及高速串行數(shù)據(jù)通信接收芯片，實現(xiàn)DVB-ASI信號的接收。
關(guān)鍵詞：DVB；異步串行接口；PCI；IP核

前言
隨著數(shù)字化廣播電視技術(shù)的迅速發(fā)展和基于MPEG-2標(biāo)準(zhǔn)的圖像壓縮和復(fù)用技術(shù)的完善，利用PC對大容量信息的處理變得日益重要，如基于PC的軟復(fù)用器的實現(xiàn)，使得通過PC接收DVB(數(shù)字視頻廣播)碼流已逐漸成為一項不可替代的多媒體數(shù)據(jù)接收技術(shù)。因此，設(shè)計基于PC平臺的DVB 碼流接收卡是數(shù)字廣播電視發(fā)展的需要。
由于DVB-ASI信號的平均傳輸速率為270 Mbps，而DVB傳輸流又要求保證接收的實時性，因此本文選擇了PCI總線。33MHz、32位的PCI總線的數(shù)據(jù)傳輸速率最高可達(dá)133MBps, 完全可以滿足高速實時傳輸?shù)男枨?。選擇了Altera公司的PCI編譯器軟件包來實現(xiàn)PCI接口控制電路。該軟件包為PCI接口提供了一個完整的解決辦法，包含了PCI控制電路的所有功能。用戶可以通過修改參數(shù)生成所需的IP核模塊，以設(shè)計自己的外部設(shè)備接口邏輯。本文選擇了其生成的PCI_MT32功能模塊。

系統(tǒng)硬件模塊設(shè)計
系統(tǒng)的硬件電路設(shè)計要求：能將傳輸速率為270 Mbps的串行DVB—ASI碼流實時、無損地通過PCI接口傳輸?shù)絇C，以供PC上的應(yīng)用程序做進(jìn)一步處理。在操作和使用上要方便，在設(shè)計上要求結(jié)構(gòu)緊湊、接口簡單、性能可靠、易于升級。系統(tǒng)硬件框圖如圖１所示。

從圖中可以看出，由于使用了FPGA及PCI IP核，使整個硬件電路顯得特別簡潔。它主要由DVB碼流輸入模塊和核心控制模塊組成。串行DVB傳輸流經(jīng)同軸電纜進(jìn)入DVB碼流輸入模塊，轉(zhuǎn)換為8位并行輸出。核心控制模塊對并行數(shù)據(jù)進(jìn)行緩存，并采用DMA方式傳輸給PCI總線，完成本地總線和PCI總線的可靠通信。

DVB碼流輸入模塊
本文選用ASI接口。ASI信號由同軸電纜經(jīng)BNC接頭輸入，經(jīng)過互感(用PE65508芯片)轉(zhuǎn)換為PECL(正向發(fā)射極耦合邏輯)差分電平信號，再經(jīng)過耦合電路，到達(dá)CY7B933的差分線輸入端。 CY7B933是Cypress公司的一種用于點對點高速串行數(shù)據(jù)通信的接收芯片，它完成碼流輸入模塊的核心功能。它有三種工作模式，這里選用它的解碼模式對輸入信號進(jìn)行8B/10B解碼和串并轉(zhuǎn)換。最后輸出經(jīng)過字節(jié)對齊的8位并行TLL信號，輸出的信號包括 MPEG-2傳輸流和作為同步字使用的逗號字符(在8B/10B傳輸碼規(guī)則中定義為 K28.5專用字符)，其輸出速率恒定為27MBps。

圖１ 系統(tǒng)硬件框圖

核心控制模塊
核心控制模塊由FPGA控制電路和異步FIFO組成。主要完成對輸入ASI信號的緩存和對PCI總線信號的控制的功能。其中最主要的部分是FPGA控制電路?；谡麄€系統(tǒng)的性能的考慮，選擇Altera公司的EP1C12。這款芯片有12060個邏輯單元，52個RAM塊等資源，完全可以支持本設(shè)計的要求。

FPGA控制電路內(nèi)部框圖如圖2所示，它是本設(shè)計的核心部分，對輸入的ASI信號保留有效的DVB傳輸流，發(fā)送到FIFO輸入端進(jìn)行緩存。并將FIFO緩存后輸出的數(shù)據(jù)用DMA傳輸方式通過PCI總線實現(xiàn)對PC內(nèi)存的存取，同時利用FIFO的標(biāo)志信號控制DMA傳輸過程。下面對FPGA控制電路的各模塊進(jìn)行介紹。

PCI_MT32功能模塊
本文在選擇PCI接口芯片時，選擇了Altera公司的PCI 編譯器軟件包，它可以參數(shù)化地生成用于PCI接口的IP核----MegaCore。這個可編譯和綜合的MegaCore有以下4種宏功能模塊：PCI_MT64、PCI_MT32、PCI_T64和PCI_T32。它們都可以完成總線協(xié)議的轉(zhuǎn)換，將復(fù)雜的、電氣和時序要求高的PCI總線邏輯轉(zhuǎn)換為易于操作的本地接口邏輯，遵循PCI總線協(xié)議2.2版，經(jīng)過嚴(yán)格的工業(yè)級驗證并支持多款優(yōu)化FPGA。其中，PCI_MT32是支持33/66MHz工作頻率、32位PCI總線、支持主/從模式的PCI IP功能模塊?？紤]到市場的需求，通常的PC主板都支持32位PCI，且在主模式下DMA控制器才能工作，因此選擇了PCI_MT32。 本地信號都以l (local)開頭，其中以lt_開頭的是從控信號，以lm_開頭的是主控信號。

要使用PCI_MT32功能模塊就要了解其配置寄存器，配置寄存器中的基址寄存器最為重要，PCI_MT32共提供了6個基址寄存器，可以映射6個存儲器或I/O 空間。在操作系統(tǒng)啟動前后，基址寄存器分別起到兩個作用。在操作系統(tǒng)啟動前，基址寄存器存放定義的空間長度。以使加電軟件以確定在系統(tǒng)中有多少存儲器以及系統(tǒng)中的 I/O 控制器要求多少地址空間，然后才可以把 I/O 控制器映射到合理的地址空間并引導(dǎo)系統(tǒng)。在操作系統(tǒng)啟動后，基址寄存器又要起到存放基地址的作用，通過對要存取的基址寄存器用配置寫操作寫入基地址，再通過基地址加偏移量就可以訪問想要存取的空間。

圖2 FPGA控制電路內(nèi)部框圖

主控邏輯模塊
當(dāng)PCI_MT32作為PCI總線主設(shè)備進(jìn)行主模式操作時，主控邏輯模塊對PCI_MT32本地側(cè)信號進(jìn)行控制以執(zhí)行PCI主模式寫事務(wù)，將FIFO的數(shù)據(jù)傳送給從設(shè)備。同時還為DMA引擎提供PCI總線所處的狀態(tài)，如總線是否處于數(shù)據(jù)階段，是否有從設(shè)備終止等。

模塊的主要設(shè)計思路：當(dāng)PCI總線仲裁器允許PCI_MT32成為總線主設(shè)備時，PCI_MT32功能模塊在本地側(cè)輸出lm_adr_ackn信號，表明地址階段開始，此時主控邏輯模塊應(yīng)在l_adi線提供PCI地址，并在l_cbeni線提供PCI命令。在接下來的數(shù)據(jù)階段，如果本地側(cè)數(shù)據(jù)已準(zhǔn)備好，就使lm_rdyn(本地側(cè)主設(shè)備準(zhǔn)備好)信號有效，并在l_adi線提供數(shù)據(jù)，在l_cbeni線提供字節(jié)使能。如果從設(shè)備被選中且準(zhǔn)備好，數(shù)據(jù)傳輸就開始了。最后，通過通知PCI總線當(dāng)前周期是本地側(cè)最后的數(shù)據(jù)階段，在完成這次數(shù)據(jù)傳輸后就進(jìn)入總線空閑狀態(tài)，PCI_MT32不再是總線主設(shè)備，一次數(shù)據(jù)傳輸也就結(jié)束了。

從控邏輯模塊
當(dāng)PCI_MT32作為PCI總線從設(shè)備進(jìn)行目標(biāo)事務(wù)操作時，從控邏輯模塊對PCI_MT32本地側(cè)信號進(jìn)行控制。PC通過讀本地側(cè)相應(yīng)寄存器，了解當(dāng)前狀態(tài)，通過對相應(yīng)DMA寄存器的寫操作，來啟動DMA引擎。由于對寄存器的讀寫只用到目標(biāo)單周期事務(wù)，且大部分信號由主機控制，從控邏輯相對簡單。主要是保證在要存取的目標(biāo)地址命中，且frame信號有效時，trdyn(從設(shè)備準(zhǔn)備好)信號有效。

圖3 DMA狀態(tài)機流程圖