C64x+ 存儲器架構(gòu)

德州儀器(TI)公司對高性能C64x核進行了改進，使其性能大副提升，稱之為C64x+DSP核。C64x+系統(tǒng)的存儲器框圖如圖1所示。存儲器被分成了三級：第一級是L1，包含數(shù)據(jù)存儲器（L1D）和代碼存儲器(L1P)；第二級是代碼和數(shù)據(jù)共用存儲器（L2）；第三級是外部存儲器，主要是DDR2存儲器。L1P、L1D和L2的CACHE功能分別由相應的L1P控制器、L1D控制器和L2控制器完成。表 1總結(jié)了C64x+平臺上可用的CACHE情況。

圖1 C64x+ 存儲器框圖

表 1 C64x+ CACHE特性

C64x+平臺上L1P用來存儲或者緩存代碼；L1D用來存儲或者緩存數(shù)據(jù)。L1P和L1D大小都是32K字節(jié)，可以分別配置0K、4KB、8KB、16KB或者32KB作為CACHE，其余作為代碼或者數(shù)據(jù)RAM。作為CACHE的部分，用來緩存L2和DDR2的數(shù)據(jù)或代碼。作為RAM的部分，可以存儲關(guān)鍵的代碼或者數(shù)據(jù)使得內(nèi)核能夠以很高的速度訪問。C64x+平臺上L2 存儲器可用于存儲代碼和數(shù)據(jù)。L2上最大可以分配256K字節(jié)CACHE來緩存DDR2中的數(shù)據(jù)或代碼。L2中其余部分作為RAM存儲代碼和數(shù)據(jù)。

圖 2 內(nèi)核訪問存儲器流程

高速緩存一致性問題分析

在任何時刻，內(nèi)核或者其它主機訪問存儲器中數(shù)據(jù)時，由于CACHE的存在造成不能夠得到最近更新過的數(shù)據(jù)，就會出現(xiàn)CACHE一致性問題。CACHE的一致性問題分為兩個大類：內(nèi)核讀一致性問題和內(nèi)核寫一致性問題。在下面兩個小節(jié)中，分別描述了這兩種情況的模型：

內(nèi)核讀一致性模型

圖 3給出了內(nèi)核讀一致性的模型。在這個模型中，CACHE一致性問題的存在取決于圖中虛線箭頭指示的第二步操作能否在內(nèi)核從CACHE中重新讀數(shù)據(jù)之前完成。如果不能，則會造成內(nèi)核讀取的數(shù)據(jù)不是其它主機更新后的數(shù)據(jù)，而是原來CACHE中的內(nèi)容，從而導致一致性的問題。

圖 3 內(nèi)核讀一致性模型