3 仿真結(jié)果
在Cadence軟件平臺(tái)下，用Specte工具對基于TSMC0．18μm CMOS標(biāo)準(zhǔn)工藝模型的比較器電路進(jìn)行仿真。采用5 V電源電壓，300 MHz時(shí)鐘頻率，基準(zhǔn)參考電壓Vref一直保持為1．8 V，該電路的瞬態(tài)響應(yīng)如圖7所示。

第1欄為時(shí)鐘控制信號(hào)clk；第2欄為比較器輸入信號(hào)Vin，Vin接正負(fù)電平為1．801 V和1．799 V的矩形脈沖；第3欄為使能信號(hào)enable；第4、5欄為比較器輸出節(jié)點(diǎn)Vout1和Vout2的波形。圖7中曲線表明當(dāng)enable信號(hào)為高電平時(shí)，比較器工作并在時(shí)鐘信號(hào)clk下降沿處比較Vin和Vref的大小，在clk上升沿鎖存輸出結(jié)果。當(dāng)Vin比Vref大1 mV時(shí)，輸出電壓Vout1為低電平，Vout2為高電平，反之輸出結(jié)果相反。仿真結(jié)果符合設(shè)計(jì)要求，該比較器可達(dá)到10位的比較精度。
由于工藝及溫度變化等因素的影響，實(shí)際所得器件參數(shù)將產(chǎn)生一定的可變性。為提高產(chǎn)品的成品率及實(shí)際性能指標(biāo)，在27、-40和100℃溫度下分別對該電路進(jìn)行了corners仿真。在不同工藝角下，比較器均可正常工作，其傳輸延時(shí)、功耗和輸入共模范圍等主要性能參數(shù)在一定范圍內(nèi)有所波動(dòng)，如表1所示。

4 結(jié)束語
基于預(yù)放大鎖存理論，本文設(shè)計(jì)了一種高速高精度鐘控電壓比較器。采用預(yù)放大級(jí)、鐘控判斷級(jí)和輸出緩沖級(jí)結(jié)構(gòu)實(shí)現(xiàn)了高比較速度，獲得了較小的可分辨電壓。著重分析了改進(jìn)比較器比較速度和回饋噪聲的理論和方法。在TSMC0．18μm CMOS標(biāo)準(zhǔn)工藝下，對可能出現(xiàn)的工藝偏差以及使用溫度的變化進(jìn)行了全面的模擬仿真。仿真結(jié)果表明，該鐘控比較器在速度、精度、傳輸延時(shí)和回饋噪聲等重要性能參數(shù)方面有顯著的優(yōu)勢，可應(yīng)用于高速高精度模數(shù)轉(zhuǎn)換器與模擬IP核的設(shè)計(jì)。