*基金項目：遼寧省教育廳青年科技人才“育苗”項目，項目編號：LQ2019019

0 引言

隨著人們生活水平的不斷提高，人們越來越重視自身的健康狀況。但人體健康狀況的檢測無法通過直接觀察得到，需要通過精密的醫(yī)療儀器對各種信號進行提取如心率、腦電等。人體生物電信號大多為幾百赫茲的模擬信號，無法直接對其處理，需要先將其轉(zhuǎn)換為數(shù)字信號，所以設計一款應用于低信號帶寬的高精度Σ ? Δ 調(diào)制器是十分必要的^[1]。文獻[2]采用五階一位量化結(jié)構(gòu)，調(diào)制器的信噪比為116.5 dB。文獻[3]采用MASH2-2結(jié)構(gòu)，調(diào)制器的有效位數(shù)為17.18 bit。文獻[4]采用三階四位量化器結(jié)構(gòu)，調(diào)制器的精度為17.68 bit。目前在低信號帶寬下的Σ ? Δ 調(diào)制器的有效位數(shù)大多低于20bit，且高精度調(diào)制器結(jié)構(gòu)大多采用三階以上和多比特量化器的結(jié)構(gòu)。由于單環(huán)高階調(diào)制器所以的積分器在同一環(huán)路，階數(shù)越高，級聯(lián)積分器的高頻段增益越大，導致系統(tǒng)不穩(wěn)定。而多比特量化器位數(shù)越高，需要的電路越復雜，功耗越大，同時多位的反饋DAC 會降低系統(tǒng)的線性度。本文綜合精度、功耗、電路線性度等因素，利用SDToolBox 工具包在Simulink 環(huán)境下，設計一款分辨率為24 bit 的三階一位量化前饋結(jié)構(gòu)的Σ ? Δ 調(diào)制器，并基于0.18 μm MOS 工藝設計晶體管電路。

1 調(diào)制器的行為級建模與仿真

1.1 調(diào)制器原理

高階調(diào)制器簡易電路框圖如圖1所示，該調(diào)制器由環(huán)路濾波器、量化器以及數(shù)模轉(zhuǎn)換器構(gòu)成。其中X (n)為輸入信號，Q(n)為量化噪聲，Y(n)為調(diào)制器的輸出。

對整個調(diào)制器結(jié)構(gòu)進行分析可得：

式（1）可知，當 H(z) 足夠大時， 而趨于0，輸出信號近似等于輸入信號，從而最小化量化噪聲，提高系統(tǒng)的信噪比。在實際應用中，輸入信號頻率較低，過采樣后大部分的量化噪聲位于信號帶寬之外，故H(z)為低通特性的濾波器即滿足噪聲整形要求。

1.2 架構(gòu)的選擇

理論上調(diào)制器的最大信噪比為：

式中，N 為量化位數(shù)、OSR 為過采樣率、L 為調(diào)制器階數(shù)。由式（2）可知使用多位量化器、提高過采樣率及采用更高階調(diào)制器可提高調(diào)制器的精度。多位量化器可以在低過采樣率下獲得較高的信噪比，但需要設計額外的數(shù)字矯正電路用于消除量化器的非線性，不僅使電路設計更加復雜，還引入了額外功耗。所以本設計采用單bit量化器。根據(jù)文獻[5] 可知：N 階單bit 無零極點優(yōu)化的Σ ? Δ 調(diào)制器可以實現(xiàn)的最大信號與量化噪聲之比（SQNR）值與階數(shù)N 及過采樣率OSR 有關，如圖2 所示。

圖2 N階1位調(diào)制器的SQNR限制

若調(diào)制器的有效位數(shù)達到24 bit，則SNR 需達到147 dB?？紤]系統(tǒng)的穩(wěn)定性，采用三階、過采樣率為512 的系統(tǒng)結(jié)構(gòu)。與反饋結(jié)構(gòu)相比，前饋結(jié)構(gòu)的輸入信號直接加到量化器的輸入端，積分器不含輸入信號，因此對積分器的動態(tài)范圍和線性度要求也相對寬松，非常適合低電源電壓使用。設計采用的三階前饋結(jié)構(gòu)如圖3所示。

圖3 中，a_i,b_i,c_i,x_i(i=1,2,3)為積分器輸出的反饋系數(shù)，輸入前饋系數(shù)，積分器增益系數(shù)和積分器的輸出。

1.3 系數(shù)的確定

使用SDToolBox 包中的synthesizeNTF 函數(shù)得到初始的噪聲傳遞函數(shù)，具體使用方式如下：

NTF = synthesizeNTF(order = 3,osr = 512,0,H_{_ inf}=1.5,0) 

order：調(diào)制器的階數(shù)，osr ：過采樣率，H_{_ inf} ：NTF的最大帶外增益。根據(jù)Lee 準則^[6]，NTF在所有頻率上的最大增益小于1.5，則一位量化調(diào)制器多半是穩(wěn)定的，故H_{_inf}=1.5。使用realizeNTF輔助函數(shù)求出相關系數(shù)，省去繁瑣的計算過程。由于比例系數(shù)決定電容值的比，因此在設計時需要考慮電路級設計中較為容易實現(xiàn)的電容值比并確保積分器的輸出擺幅在預期范圍內(nèi)。若第1級積分器的輸出擺幅過大，則需要將第1 級積分器的增益系數(shù)減小為原來的以此來降低第1 級積分器的輸出擺幅。同時為了確保傳遞函數(shù)及x₂保持不變，需將后模塊的系數(shù)需要放大至原來的x倍。通過scaleABCD函數(shù)對綜合后的參數(shù)進行動態(tài)范圍縮放，再經(jīng)反復仿真驗證，調(diào)制器系數(shù)如表1 所示。

進一步考慮動態(tài)縮放后系數(shù)值的可行性，將系數(shù)值代入到系統(tǒng)中，利用SDToolBox 工具包對系統(tǒng)的穩(wěn)定性進行分析，得到的結(jié)果如圖4 所示。由圖4 可知，z = 1 時，有1 個零點且3 個極點的位置均在單位圓內(nèi)，該系統(tǒng)是穩(wěn)定的。

圖4 零極點分布

理想情況下調(diào)制器輸出的頻譜圖如圖5所示。當輸入信號幅度為0.45 V 時，調(diào)制器的有效位數(shù)為24.17 bit，滿足設計要求。

1.4 非理想化建模

對非理想化因素如時鐘抖動、開關熱噪聲、運放的非線性和噪聲等進行建模驗證電路性能。

1.4.1 時鐘抖動

Σ ? Δ調(diào)制器主要是由開關電容電路構(gòu)成，而開關電容電路是通過控制時鐘的高低電平的轉(zhuǎn)換完成采樣和積分操作。時鐘的電平變化不是立即完成的，存在時鐘抖動現(xiàn)象。時鐘抖動現(xiàn)象會直接導致均勻的周期性采樣變得非均勻。設輸入信號是幅度為A，頻率為f_in的正弦波，時間偏差范圍為[?δ，δ ]，其時鐘抖動^[6]：

加入時鐘抖動模型，得到在不同時鐘抖動下，調(diào)制器的SNR 如圖6 所示。

時鐘抖動對SNR 的影響有限，即使時鐘抖動高達1 000 ps，調(diào)制器的SNR 僅下降了7 dB。

1.4.2 KT/C熱噪聲

開關熱噪聲是影響調(diào)制器性能的重要因素，而開關電容電路的熱噪聲主要是由采樣電容決定的。第一級積分器的采樣電容決定了調(diào)制器的噪聲底板，其等效熱噪聲^[8]為

式中， k為玻爾茲曼常數(shù)；T為絕對溫度； c_s為采樣電容。加入KT/C熱噪聲模型，得到采樣電容對調(diào)制器性能的影響如圖7 所示。

由圖7 可知，采樣電容為4 pf 時，調(diào)制器的SNDR下降至136 dB。增加采樣電容至16 pf，調(diào)制器的SNR為139 dB 并沒有太大的提高，反而會增加芯片面積、增加運算放大器的設計難度。

1.4.3 運算放大器的非理想因素

運算放大器是積分器的核心模塊，其性能決定了整個調(diào)制器所能達到的最高指標。運算放大器的非理想因素包含有限增益、有限帶寬與輸出擺幅、壓擺率和噪聲等。由于有限直流增益的影響，采樣電容中的電荷無法完全轉(zhuǎn)移到積分電容中，積分器發(fā)生電荷泄漏，從而改變信號傳遞函數(shù)的極點位置，造成系統(tǒng)的不穩(wěn)定。而有限的單位增益帶寬會影響小信號的建立時間，在第n 個積分周期，開關電容型積分器的輸出電壓為：

式（5）中，α 與積分泄露有關；τ 為積分器的時間常數(shù)，與運算放大器的單位增益帶寬有關。圖8 是不同增益下，調(diào)制器信噪比的情況。

根據(jù)圖8 可知，在運算放大器的直流增益大于60 db，調(diào)制器的SNR 穩(wěn)定在140 dB 以上。

1.5 Simulink仿真

對上述的非理想因素進行仿真。通過反復仿真驗證，確定的參數(shù)如表2 所示。

考慮非理想因素時，三階調(diào)制器的輸出頻譜如圖9所示。SNDR為135.6 dB， 調(diào)制器的有效位數(shù)為22.23 bit。

2 cadence下晶體管級電路的設計與仿真

2.1 電路設計

采用開關電容電路實現(xiàn)的單環(huán)三階一位量化Σ ? Δ調(diào)制器整體框圖如圖10 所示。整個電路系統(tǒng)工作在兩項非交疊時鐘下，為了降低溝道電荷注入效應，對CK1、CK2 進行延時CK1D、CK2D。當CK1 為高電平、CK2 為低電平時，系統(tǒng)工作在采樣狀態(tài)；CK2 為高電平、CK1 為低電平時，系統(tǒng)工作在積分狀態(tài)。

2.1.1 全差分放大器

基于0.18 μm CMOS 工藝設計電路。根據(jù)表2 中非理想取值可知，積分器中的運算放大器需要60 dB 以上的直流增益來滿足精度要求。單極共源共柵結(jié)構(gòu)運算放大器相比兩級運算放大器沒有那么高的直流增益，但也能輕松到達60 dB 的增益，前者有著更大的增益帶寬積，后者會引入額外的零極點，導致電路系統(tǒng)的不穩(wěn)定。而折疊式共源共柵放大器相較于套筒式結(jié)構(gòu)，有著較大輸入共模范圍和輸出擺幅，且輸入電壓范圍和輸出電壓范圍沒有關聯(lián)，故采用折疊式共源共柵放大器結(jié)構(gòu)，具體結(jié)構(gòu)如圖11 所示。

圖11 中左邊部分為折疊共源共柵的電路結(jié)構(gòu)，右邊為開關電容共模反饋。開關電容共模反饋電路控制運放的輸出共模電壓，以獲得較大的動態(tài)范圍。同時開關電容共模反饋和開關電容積分器使用同一個時鐘，不需要額外設計時鐘，簡化了電路結(jié)構(gòu)。圖12 為全差分運算放大器在不同溫度與工藝角下的幅頻特性曲線圖。

圖12 運算放大器幅頻特性仿真結(jié)果

運算放大器的直流增益為72 dB 以上，增益帶寬積為15 MHz 以上，相位裕度為88° 。

2.1.2 量化器

Σ ? Δ調(diào)制器的噪聲整形技術會對量化器的非理想因素進行處理，因此對量化器的性能要求并不高。一位量化器采用速度快、功耗低的Class-AB 鎖存比較器和SR鎖存器，其結(jié)構(gòu)如圖13 所示。當CLK 為低電平時，比較器處于復位狀態(tài)。當CLK 為高電平時，比較器處于比較狀態(tài)。

2.2 仿真結(jié)果

使用spectre 仿真工具進行瞬態(tài)仿真，將仿真結(jié)果導入Matlab 的PSD 模塊計算結(jié)果。輸入信號幅度為0.5 V、頻率為375 Hz、過采樣率為512 GSa/s，在不同溫度與工藝角下，調(diào)制器的信噪比結(jié)果如下表3。

在常溫和TT 工藝角下，電路仿真結(jié)果如圖14 所示。調(diào)制器的信噪比為133.5 dB，有效位數(shù)為21.89 bit。

2.3 結(jié)果對比

表4 為近幾年國外內(nèi)設計的低信號帶寬下Σ ? Δ 調(diào)制器的對比情況。由表可知：本文在未采用三階以上結(jié)構(gòu)及多位量化器的情況下，僅采用最簡單的三階一位量化器結(jié)構(gòu)，就實現(xiàn)了21.89 bit 的有效位數(shù)，大大地降低了電路設計的復雜性。

3 結(jié)束語

本文設計了一款信號帶寬為1 kHz 的單環(huán)三階一位量化前饋結(jié)構(gòu)的Σ ? Δ 調(diào)制器。進行了非理想因素的行為級仿真，確定電路子模塊的性能參數(shù)。在1.8 V 電源電壓下，采用0.18 μm CMOS 工藝實現(xiàn)晶體管級電路設計。仿真結(jié)果表明：電路的有效位數(shù)為21.89 bit，實現(xiàn)了低信號帶寬場合下的高精度轉(zhuǎn)換。可廣泛應用于心電圖測量、腦電圖測量等醫(yī)療領域。

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（本文來源于《電子產(chǎn)品世界》雜志2023年5月期）