將環(huán)路各個模塊連接起來完成ADPLL的設計。為了簡化設計，將K變模可逆計數(shù)器的時鐘Mclk與脈沖加減電路時鐘2Nclk接在一起，fin等于環(huán)路中心頻率fc，fc=312.5 kHz。取M=16，N=8，Mclk=5 MHz。當a[3..0]=1時，設定K值為4。為了便于觀察，將K變?？赡嬗嫈?shù)器的輸入信號udcon引出。

　　環(huán)路在進入鎖定狀態(tài)后，udcon為占空比為50％的方波。系統(tǒng)原理圖和仿真波形分別如圖4，圖5所示。

　　由可得ADPLL的同步帶理論值為：f0／4，即234.375～390.625 kHz。根據(jù)仿真實驗結果，可以實現(xiàn)穩(wěn)定鎖相的頻率范圍為：250～357.14 kHz，略小于理論值范圍。

　　4全數(shù)字鎖相環(huán)數(shù)學模型的建立與分析

　　結合模擬和數(shù)字鎖相的理論分析，可以得到全數(shù)字鎖相環(huán)的相位和相差傳遞函數(shù)。圖6為全數(shù)字鎖相環(huán)的數(shù)學模型。

　　鑒相器可以看作增益為Kd的模塊，輸出占空比因子δk作為K變模計數(shù)器的輸入DN／UP，控制UP COUNTER和DOWN COUNTER的動作。

　　對于異或門鑒相器，相差等于π／2時，δk=1，相差等于-π／2時，δk=-1。因此對于異或門鑒相器增益Kd=2／π，同理可得邊沿控制鑒相器增益Kd=1／π。

　　K變模計數(shù)器產(chǎn)生CARRY信號的頻率為(f0為環(huán)路的中心頻率)：

　　對于K變模計數(shù)器，其輸入輸出信號分別為δk和θcarry，對應的Laplace變換為δk(s)和θcarry(s)，所以K變模計數(shù)器的相位傳遞函數(shù)為：

　　對于脈沖加減電路，由于每個CARRY脈沖使其輸出IDOUT增加1／2個周期，可以將他看作增益為1／2的模塊。除N計數(shù)器可以看作增益為1／N的模塊。系統(tǒng)的相位傳遞函數(shù)H(s)表示為：

　　為了獲得最小波紋，對于異或門(XOR)鑒相器和邊沿控制鑒相器(ECPD)，K模值分別取為M／4和M／2，相應的時間常數(shù)分別為：τ(EXOR)= (N／8)T0，τ(ECPD)=(N／2)T0，其中T0=1／f0。由此可見，N越小，ADPLL的穩(wěn)定時間越短。在本文中設計的鎖相環(huán)，Kd=2／π，M=16，N=8，K=M／4=4，代入時間常數(shù)公式可得：τ=T0。

　　5 結 語

　　本文介紹了一種一階ADPLL的設計方法，利用VHDL語言完成系統(tǒng)設計和仿真。ADPLL中可逆計數(shù)器的模值可以隨意改變，用來控制ADPLL的跟蹤補償和鎖定時間。除N計數(shù)器的分頻值也可隨意改變，使ADPLL可以跟蹤不同中心頻率的輸入信號。設計好的ADPLL模塊還可以作為可重用的IP核，應用于其他設計。同時，在理論分析的基礎上，建立了全數(shù)字鎖相環(huán)的一階數(shù)學模型，從而可以根據(jù)具體的設計要求定量的計算參數(shù)，簡化了ADPLL的設計。