2．1 通信控制單元
通信控制單元采用現(xiàn)場可編程門陣列(FPGA)編程實現(xiàn)。FPGA具有集成度高，數(shù)據(jù)處理速度快，系統(tǒng)結構設計靈活等特點，可以根據(jù)需要通過布局布線工具對其內(nèi)部進行編程，將電路集成在一個芯片上，在最短的時間內(nèi)設計出專用系統(tǒng)。
FPGA通過RS 232與上位機通信，通信接口采用MAX 232實現(xiàn)電平轉換，在數(shù)據(jù)接收端將±10 V電平信號轉換為FPGA兼容的TTL電平，在數(shù)據(jù)發(fā)送端將TTL電平轉換為±10 V電平信號，滿足標準RS 232接口的電平要求。
2．2 中頻信號電路
中頻信號電路采用數(shù)字鎖相環(huán)實現(xiàn)，100 MHz晶振經(jīng)過FPGA分頻電路生成4 MHz的基準頻率作為PLL1的參考頻率fPD1，鎖相環(huán)PLL1的分頻比N=7，輸出信號濾波后產(chǎn)生項目要求的28 MHz中頻。中頻信號電路原理如圖3所示。

2．3 X波段變頻源
X波段變頻源采用DDS驅動PLL結構的寬帶頻率源設計，電路原理如圖4所示。

DDS選用AD9854芯片，內(nèi)置48位相位累加器，并且具有兩個內(nèi)部的高速高性能D／A轉換器，通過對外部參考時鐘倍頻，其內(nèi)部時鐘可達到300 MHz，可以很方便地產(chǎn)生低頻的參考信號，并且具有較好的動態(tài)性能。
DDS的各種讀／寫及控制信號由FPGA提供，為了使DDS和FPGA之間的系統(tǒng)時鐘同步，它們的外部參考時鐘fref由同一個100 MHz的溫補晶振提供。DDS輸出的信號頻率fDDS由FPGA寫入的頻率控制字控制，鎖相環(huán)PLL的參考信號由DDS的輸出信號驅動，VCO的輸出頻率由PLL芯片的電荷泵CP輸出端控制，通過對VCO輸出的信號進行倍頻得到X波段f0輸出信號。
PLL模塊選用ADF4106寬帶數(shù)字鎖相環(huán)芯片，ADF4106由低噪聲鑒頻鑒相器、高精度電荷泵、可編程參考時鐘分頻器、可編程雙模預分頻器構成，其帶寬可以達到6 GHz，具有較短的頻率建立時間和較低的相位噪聲，選擇低相位噪聲的數(shù)字鎖相環(huán)有助于保證整機的低相噪性能。
采用的PLL芯片具有一個雙模預置分頻器，可產(chǎn)生大分頻比，這就使頻率綜合器在輸出較高頻率信號的同時仍保持較高的頻率分辨率。
VCO輸出信號的頻率和DDS輸出信號的頻率間的關系為：

從式(3)可以看出，采用DDS模塊后的輸出信號具有比傳統(tǒng)結構更高的頻率分辨率。
環(huán)路濾波器選用AD820運算放大器進行環(huán)路濾波器的設計與實現(xiàn)，使用ADISimPLL軟件計算環(huán)路濾波器各元器件的參數(shù)。