多路測(cè)量信號(hào)擴(kuò)頻傳輸?shù)腄SP系統(tǒng)實(shí)現(xiàn)
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路測(cè)量信號(hào)擴(kuò)頻傳輸，結(jié)合了擴(kuò)頻通信和 DSP的優(yōu)點(diǎn) [3-4]，是一種有發(fā)展前途的檢測(cè)信號(hào)傳輸實(shí)現(xiàn)方式。
2. 多路檢測(cè)信號(hào)的擴(kuò)頻傳輸系統(tǒng)系統(tǒng)的組成按照功能劃分為發(fā)射模塊和接收模塊。在發(fā)射模塊中，多路基帶數(shù)字信號(hào)（模擬信號(hào)則先通過模數(shù)轉(zhuǎn)換）分別由各自對(duì)應(yīng)的偽隨機(jī)序列進(jìn)行擴(kuò)頻調(diào)制，這些偽隨機(jī)序列各不相同但相互正交（或準(zhǔn)正交），用這些序列進(jìn)行擴(kuò)頻調(diào)制同時(shí)利用碼分復(fù)用技術(shù)把多路信號(hào)復(fù)合成一路信號(hào)送主調(diào)制器進(jìn)行載波調(diào)制后，再發(fā)射出去。 在接收模塊中，先對(duì)接收到的信號(hào)進(jìn)行載波解調(diào)，然后再用本地的與每一路已同步好的偽隨機(jī)序列進(jìn)行相關(guān)解擴(kuò)，因?yàn)楦髀沸盘?hào)對(duì)應(yīng)的偽隨機(jī)序列互不相關(guān)，因而可恢復(fù)出每一路原始的基帶信號(hào)，這里的信號(hào)是指數(shù)字信號(hào)，若需要模擬信號(hào)，則可把數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。本系統(tǒng)對(duì)接收模塊的偽隨機(jī)序列的同步采用常用的滑動(dòng)相關(guān)捕獲來實(shí)現(xiàn)[5]。多路測(cè)量
信號(hào)擴(kuò)頻傳輸系統(tǒng)的組成原理圖如圖 1所示。擴(kuò)頻傳輸系統(tǒng)中，擴(kuò)頻信號(hào)帶寬 B 2與信息帶寬 B 1之比稱為處理增益GP，即 
在擴(kuò)頻通信中，接收機(jī)作擴(kuò)頻解調(diào)后，只提取擴(kuò)頻序列相關(guān)處理后的帶寬 B 1的信號(hào)成分，而排除掉擴(kuò)展到寬頻帶 B 2中的外部干擾、噪聲和其它用戶通信的影響，所以擴(kuò)頻處理增益 GP能夠準(zhǔn)確反映擴(kuò)頻通信的抗干擾的能力。
擴(kuò)頻序列的碼長N越大，碼元寬度 TC越小，則碼速 Rc越大，擴(kuò)頻通信系統(tǒng)的擴(kuò)頻增益也越大。
擴(kuò)頻處理增益越高，系統(tǒng)的抗干擾能力越強(qiáng)。以周期為 127的 Gold序列為擴(kuò)頻序列的一路信號(hào)的傳輸過程為例，數(shù)據(jù)的發(fā)送頻率為 19200，擴(kuò)頻序列的頻率為 19200×127，誤碼率是未擴(kuò)頻傳輸?shù)?0.04417，數(shù)據(jù)接收時(shí)的誤碼率降低近兩個(gè)數(shù)量級(jí)。
本系統(tǒng)采用的 Gold擴(kuò)頻序列的周期為127，其碼分多址的可以實(shí)現(xiàn) 12路的檢測(cè)信號(hào)的同時(shí)同頻的擴(kuò)頻傳輸。多路檢測(cè)信號(hào)的擴(kuò)頻傳輸可以保證在接收端的低誤碼率要求下實(shí)現(xiàn)可靠傳輸。
3. 多路檢測(cè)信號(hào)擴(kuò)頻傳輸 DSP實(shí)現(xiàn)的系統(tǒng)結(jié)構(gòu)多路測(cè)量信號(hào)擴(kuò)頻傳輸系統(tǒng)主要實(shí)現(xiàn)多路測(cè)量信號(hào)（包括模擬信號(hào)和數(shù)字信號(hào)，模擬信號(hào)可先經(jīng) A/D轉(zhuǎn)換成數(shù)字信號(hào)，數(shù)字信號(hào)存儲(chǔ)在系統(tǒng)的存儲(chǔ)器中，然后再進(jìn)行擴(kuò)頻傳輸）的擴(kuò)頻調(diào)制、同步、擴(kuò)頻解調(diào)等功能，同時(shí)便于以后對(duì)其擴(kuò)展以完成其他功能。由于這是一個(gè) DSP硬件平臺(tái)的設(shè)計(jì)，所以保證了以后功能擴(kuò)展的實(shí)現(xiàn)中盡量不改變硬件的設(shè)計(jì)或者對(duì)硬件設(shè)計(jì)改變很小，且只需要添加部分軟件或者對(duì)軟件進(jìn)行修改就可以達(dá)到其功能擴(kuò)展升級(jí)，所以盡量減少專用芯片的使用而采用具有擴(kuò)展性的芯片。整個(gè)系統(tǒng)的總體設(shè)計(jì)框圖如圖 2所示。
在總體設(shè)計(jì)中，采用定點(diǎn) DSP實(shí)現(xiàn)多路測(cè)量信號(hào)的擴(kuò)頻調(diào)制、解擴(kuò)，用 FPGA來實(shí)現(xiàn)擴(kuò)頻信號(hào)的同步[7]。整個(gè)系統(tǒng)平臺(tái)包括數(shù)字信號(hào)處理器 (DSP)內(nèi)核、 FPGA、存儲(chǔ)器、 A/D轉(zhuǎn)換、
JTAG接口等。根據(jù)現(xiàn)有的實(shí)際情況，數(shù)字信號(hào)處理器 (DSP)采用 TI（德州儀器）公司的 TMS320C5416[6]，F(xiàn)PGA芯片選用 ALTERA公司的 EP1K100QC208-3，F(xiàn)LSAH存儲(chǔ)器使用 AMD公司的 AM29LV200，A/D轉(zhuǎn)換使用 TI公司的開關(guān)電容結(jié)構(gòu)的逐次比較型 8位 A/D轉(zhuǎn)換器 TLC540。JTAG為仿真接口連接。
評(píng)論